chen1000 发表于 2024-6-6 17:15

verilog仿真变量赋值时自动移位3字节，怎么解决

<p>仿真中，每次赋值该变量都会自动向右移位3字节补零，尝试左移，但左移后左边还是有三个字节的0，有没有大佬帮忙分析分析<img height="53" src="https://bbs.eeworld.com.cn/static/editor/plugins/hkemoji/sticker/facebook/sad.gif" width="54" /></p>

<p>&nbsp;</p>

chen1000 发表于 2024-6-6 18:12

<p>或者说有没有佬知道这是bug还是什么原因，被折磨好久了</p>

alan_hsieh 发表于 2024-6-21 18:01

<p><font style="vertical-align: inherit;"><font style="vertical-align: inherit;">有沒有相關code貼上來看看</font></font></p>
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