电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › verilog仿真变量赋值时自动移位3字节，怎么解决

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一粒金砂（中级）

楼主

发表于2024-6-6 17:15 只看该作者

verilog仿真变量赋值时自动移位3字节，怎么解决 [复制链接]

仿真中，每次赋值该变量都会自动向右移位3字节补零，尝试左移，但左移后左边还是有三个字节的0，有没有大佬帮忙分析分析

EE_FPGA

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alan_hsieh

有沒有相關code貼上來看看详情回复发表于 2024-6-21 18:01

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chen1000

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一粒金砂（中级）

沙发

楼主| 发表于2024-6-6 18:12 只看该作者

或者说有没有佬知道这是bug还是什么原因，被折磨好久了

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alan_hsieh

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一粒金砂（初级）

板凳

发表于2024-6-21 18:01 只看该作者

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