Fred_1977 发表于 2022-8-2 17:26

FPGA Verilog 问题

<p>用自带的IP核生成时，有如下提示，没有搞清楚什么意思，求指点：</p>

<p></p>

<p>例化后的模块，</p>

<p>&nbsp;</p>

<ul>
        <li> Could not find cell &#39;inst&#39; within module &#39;clk_wiz_v3_6_self&#39;. （错误提示）</li>
</ul>

吾妻思萌 发表于 2022-8-2 19:11

<p>一杯茶，一包烟
一个bug改一天</p>

Fred_1977 发表于 2022-8-3 09:11

<p>这个问题困扰了我几天了，不知道什么原因，有点抓狂</p>

杭州康芯小马 发表于 2022-8-25 11:00

<p>用的扫描版本的</p>

liguchu 发表于 2024-1-8 15:32

<p>哎，这也困扰我很久了<img height="48" src="https://bbs.eeworld.com.cn/static/editor/plugins/hkemoji/sticker/facebook/cry.gif" width="48" /></p>

LilMonster00 发表于 2024-2-22 18:08

这不是inst没有实体化吗
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