请教一个有关反相时钟驱动路径的约束

yuzhishen

请教一个有关反相时钟驱动路径的约束 [复制链接]

电路中用相位相反的时钟去触发相邻触发器。
如果有一个触发器FF1的输出经过组合逻辑电路后与触发器FF2的输入，
除了输出延时外，请问还要如何进行约束？

SBS

也就是说，在时钟反相之后到达你下一级触发器的时候，你的信号要满足建立时间就可以了，

HDLWorld

如果你的实际时钟是要100MHz， 就直接加100MHz的约束就可以了。 但是要注意： 中间的组合逻辑部分，在做时序分析时，是按照200MHz的时钟计算的。 所以，要仔细看时序分析的报告。 时序分析工具会自动的分析这部分，不需要额外的约束。

yuzhishen

原帖由 SBS 于 2010-3-26 11:17 发表
也就是说，在时钟反相之后到达你下一级触发器的时候，你的信号要满足建立时间就可以了，

您是说，第一级FF1的输出的数据到达 FF1的D端口要满足建立时间，那么这算不算一个约束条件呢？
还是说工具会根据CLK来判断？（假设只声明 一个时钟 CLK）

yuzhishen

原帖由 HDLWorld 于 2010-3-26 11:26 发表
如果你的实际时钟是要100MHz， 就直接加100MHz的约束就可以了。 但是要注意： 中间的组合逻辑部分，在做时序分析时，是按照200MHz的时钟计算的。 所以，要仔细看时序分析的报告。 时序分析工具会自动的分析这部分，不 ...

谢谢您的回复，
就是说如果时钟是100MHz,就只需在CLK端加100MHz的时钟约束。
可是做时序分析的时候，为什么是按照200MHz来算的呢？