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发表于2010-3-25 08:39 只看该作者

讨论FPGA访问异步时钟源的接口方法 [复制链接]

FPGA程序经常在设计中访问异步时序接口，怎样有效可靠访问，具体有哪些实现方法?

我的设计方法

在设计允许的情况下，让FPGA系统时钟至少异步时钟接口的系统时钟的2倍以上。可以采用内部锁相环获得所需要的时钟。

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发表于2010-3-25 11:19 只看该作者

接入信号踩两拍
楼主的讨论话题真不错！

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4楼

发表于2010-3-25 11:39 只看该作者

采用握手信号也行，I2C接口就很不错

269 帖子	0 TA的资源

5楼

发表于2010-3-25 11:53 只看该作者

不知道你只的是异步时序电路设计还是只是异步clock问题。如果是clock，可以用PLL设置，可以设定你所需要的phase shift

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随便看看

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