FPGA 之所以会比ASIC低效的原因？

xiaoxin1

FPGA 之所以会比ASIC低效的原因？ [复制链接]

使用 xilinx FPGA实现一个系统，静态时序分析结果表明，关键路径的85%来自于布线延时，综合频率可到200MHz。

是不是可以认为，只要能改善布线，那么系统可以更快？如果是布局布线高手，通过调整系统各个模块到 FPGA CLB的映射或者直接用ASIC来实现，是不是可以得到更高的系统综合频率？
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问题，为什么FPGA的布线延时会那么严重，能占到关键路径的80%以上，请大侠解释一下，指点指点。

zero3360

FPGA的内部结构是预先定义的，相对的ASIC称为定制的IC，两者的显著差异在于是否可定制。可定制的情况下，布局布线自然有了更多的余度，可达到的性能也就更好。

至于布线延时有80%，可能是整体逻辑过于复杂，或者FPGA利用率过高，时序设计不够彻底等多方面原因引起。

wonderglass

用的都是几十M的频率，还没碰到布线延时的问题。

mafan88@gmail

fpga的工艺大都达到100ns以下了，线延迟占总延时的比重更大了