集成电路测试方法

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集成电路测试方法 [复制链接]

在传统的IC设计中，每一个电路的设计几乎都是从零开始，所谓的复用也仅仅局限于标准单元库中的基本逻辑门。这种设计风格正在逐渐被一种新的设计风格所取代，即所谓的基于IP设计的方法。这些被称为IP核的内核可能是规模巨大的，例如CPU、DSP、Memory等；也可能是规模比较小的，例如TAP，LFSR等。基于IP核的设计方法将IC设计领域划分为两大阵营：IP核的提供商和使用IP核进行系统芯片设计的芯片设计商[47]。
由于产品开发周期越来越短，系统芯片的规模越来越大，系统结构也越来越复杂，芯片的来源也很广泛，造成了系统芯片测试的巨大困难。巨大的系统芯片，包含有大量的嵌入式内核，所以经常需要大量的测试向量，这就意味着更长的测试时间和更大的测试开销。为了缩短测试时间和降低测试费用，无论是内核提供商还是系统芯片集成工作者，都迫切希望能有一套行之有效的DFT技术。
鉴于这样的背景，我们从IP核级（模块级）和芯片级的角度对集成电路设计中的一些DFT热点问题进行了探讨。
本文首先简单的介绍了系统芯片测试领域最常用到的一些基本概念，包括系统芯片和IP核、常用的DFT实现手段、边界扫描技术、BIST技术、自动测试设备（ATE）、测试调度等，为后续的章节做了一些铺垫。
边界扫描技术有着广泛的应用，它不仅支持板级互连测试和系统级互连测试，也可以为芯片内部的可测试性电路提供测试访问通路。本文从边界扫描的众多协议入手，说明了如何利用边界扫描技术实现芯片级和模块级的互连测试。特别是在采用电容耦合和高速数字技术的情况下，应该采用什么标准。由于目前的芯片将是以后的IP核，所以这些边界扫描单元将集成在以后的集成电路内部，可以用于模块之间的互连测试，也可以用作本模块之下模块测试的访问通路。
全扫描和部分扫描技术是目前DFT技术的主流技术，为了更有效地进行IP核内部的DFT设计，本文探讨了在实际设计过程中出现的扫描链的构造问题和提高故障覆盖率的办法，并使用Synopsys公司的DFT工具实现了一个图像处理芯片的DFT功能。
随着设备的小型化和低功耗要求的不断升温，无论是IP核内部还是用户自定义逻辑的设计，DFT低功耗技术都是目前研究的热点。本文总结了当今最先进的设计思想，阐述了如何实现基于扫描技术设计的低功耗DFT方法和基于非扫描技术设计的低功耗DFT方法。