FPGA时钟之惑

wkj

FPGA时钟之惑 [复制链接]

设计者有这样几个时钟
原始时钟1，org_clk，频率100MHz
通过分频电路，使用org_clk产生几个时钟，包括
时钟2，clk_50m，频率50MHz
时钟3，不规则分频产生时钟clk_24m，频率约为24M，所谓不规则分频即是指（4，4，4，5，4，4，4，5）延长某一次计数的计数值，改变其占空比，从而影响其频率
时钟2和3的上升沿为严格意义上对齐，两者各驱动一大块逻辑电路，并且其之间有数据交互
问在synplify，或xst中如何设置约束使得时序分析工具能正确分析相应的路径

wanggq

速度匹配问题，系统架构这么定义的
举个DAB音频广播的例子，收到一帧数据解析一帧，存在buffer中乒乓操作进行播放
但由于本地时钟与发射机的差别，计数器出现偏差，多一个数少一个数不成规律：）

这种现象在实际实时传输的系统中经常遇到：）
如果不加约束，synplify会按照org_clk进行时序分析，derivated clock
但实际系统并没有跑到100MHz