EEW-DSO-V2.00设计难点探讨

莫恩

EEW-DSO-V2.00设计难点探讨 [复制链接]

由于最近工作比较忙,就和大家开门见山地探讨几个问题,也是这段时间一直在和东哥讨论的问题.
1.FIFO实现
这次采用100M的采样速度,带来一个很比较大的问题是存储器的读写速度跟不上.这次不打算使用专门的FIFO芯片,因为价格比较高,特别是在容量比较大的时候.打算用IS16LV2568-10这类比较常用的RAM配合CPLD做RAM,存储的深度可以提高到几百K,这样才能真正发挥数字示波器的功能(其实几百K的存储深度也不算大.但是相对第一版来说已经提高很多),但发现读写速度达不到100M.请教在这高速数据采集方面比较有经验的专家FIFO部分电路应该怎么设计?有没有比较好的器件推荐,因为是业余DIY产品,希望大家不要推荐天价的芯片,这样即使设计出来了也没有人去玩.

2.电平触发电路的设计
第一版的电平触发电路(用了一个电压比较器,一个脚接DA输出的触发电平,另外一个脚接被测信号)在产生触发信号时电平动作的边沿有抖动,不知道这是什么原因造成.会不会是电压比较器的参数没有选对?请问这方面比较有经验的网友实际的示波器触发电路应该是什么样的?

希望泰克的产品设计工程师能够给出相关的参考意见.

[ 本帖最后由 莫恩 于 2009-12-17 21:33 编辑 ]

tiankai001

对这方面没有发言的资格，
关注中
希望各路高手来参与，帮忙解决这个问题

wackestar

芯片速度不够可以用两个芯片交替使用的方法，触发我还是坚持我的AD采出来的值用CPLD比较的方式。我在我的C8051F340的USB示波器中是这样处理的，效果很好。

wackestar

FIFO还可以使用16位的存储器，在CPLD中缓存一次后再存，这样速度就能降低一半了。

leang521

FIFO难度不应该很大。主要就是双指针的处理。速度上不去是不是应为带宽，我想可以用两片RAM做双通道试试
电平边沿有抖动应该是EMC问题。和比较器无关

SUNKE9

精神上支持一下！

WindowsCE

建议考虑FPGA，现在购买EP2C5/EP2C8已经是很容易了，价格也是相当透明。
EPCS系列也可以用M25Pxx代用，几块钱而已。
FPGA开个内部的FIFO，处理100MHz的信号很简单（也不需要有太多的优化）。

西门

在这方面我就没有发言的资格了,先听听诸位高手的见解吧...

disheng

建议考虑FPGA

hsj210

FPGA开个内部的FIFO，处理100MHz的信号很简单（也不需要有太多的优化）。

支持！！

mr.king

楼上，FPGA的FIFO肯定没多大，你的说是再外接SDRAM吧

WindowsCE

FIFO只是起到缓冲数据的作用。
外部存储器可以选SRAM。如果追求大深度，那就用SDRAM。

wangkj

直接用现成的ip core，外加软核，连cpu都省了。

bkkman

分时存储技术在高速数据采集中的运用

来源:电子产品世界   

作者:四川工业学院电子信息与电气工程系 杨景常  

2006年5月19日

摘要：本文介绍了一种在高速数据采集电路中突破存储器存储速度瓶颈限制的分时存储技术,此技术不但可以使数据采集电路获得较高的采集速度,还可以用低价位的通用存储器替代高价位的存储器,以提高产品的性价比。


关键词：高速数据采物色 存储器 分时存储技术


分时存储技术在高速数据采集中的运用.pdf (383.21 KB, 下载次数: 51)

2009-12-23 15:28 上传

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leang521

不错。不但分时存储。还分时采集。我看过谱源的示波器用五片40M的双路AD超频100M然后分时采样模拟1G的采样率，我们是不是可以借鉴下呢？？
我说双通道的目的也在如此。

另外PS下。谱源的这款示波器100M 1G采样率价格还不到2000，熟悉的人可能都猜到是哪个了。我不说，免得广告嫌疑。嘿嘿

[ 本帖最后由 leang521 于 2009-12-25 09:37 编辑 ]

bkkman

利用多個類比數位轉換器增加高速資料轉換的訊號雜波比
        當一顆類比數位轉換器無法滿足您的動態範圍要求時 您可以同時使用多顆轉換器 – 只要您事先做好必要分析 無線通訊領域不斷要求更快和更高解析度的高速資料轉換器，以便它們提供更高精確度和更大處理頻寬 (允許更多通道)。要進一步增強先進類比數位轉換器，方法之一是將多個高速轉換器的輸出平均以擴大動態範圍。舉例來說，使用兩個類比數位轉換器最多能將訊號雜波比提高3dB，使用三個轉換器則能增加 4.8dB。
       就理論而言，有兩種不同方法能將訊號雜波比提高 3dB (0.5 位元)：一種方法是將取樣速率加倍，同時對輸出進行數位濾波，例如使用 FIR 抽樣濾波器；另一種方法是將兩個類比數位轉換器並聯，然後將數位輸出平均。將取樣速率加倍有時並非理想做法，因為速度更快的類比數位轉換器可能尚未出現或訊號雜波較低，其耗電量通常還超過兩個速度較慢的轉換器；另外，它們還需要速度更快和抖動更小的取樣時脈。
         本文採取第二種做法，也就是將3個德州儀器 (TI) 14 位元、190Msps 的ADS5546轉換器並聯，然後說明所得到的實際結果；這種方法還能解決工程師在實作過程可能遇到的時脈抖動問題。

利用多個類比數位轉換器增加高速資料轉換的訊號雜波比.PDF (412.73 KB, 下载次数: 30)

2009-12-25 19:09 上传

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[ 本帖最后由 bkkman 于 2009-12-25 19:11 编辑 ]

bkkman

多个A_D 转换器与单个转换器的比较-提高了当前高速A_D 转换器的SNR性能.PDF (352.44 KB, 下载次数: 40)

2009-12-25 19:22 上传

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simonprince

不懂

gameboy22

采用FPGA内部做FIFO的话，存储深度肯定不能太大，可以采用楼主所提的芯片，应该要采用分时存储吧！这方面没做过也不是很清楚~~

SSLCD

懂模拟电子技术，加我一个