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凉凉呀凉凉

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一粒金砂（初级）
楼主
发表于2018-9-5 20:21 只看该作者
 

Libero SoC v11.8 引脚被优化的问题 [复制链接]

 FPGA小白一枚，最近我在用Libero SoC v11.8进行编程，在顶层文件上定义了一个输入引脚，这个引脚在synthesize的时候会被去掉，导致在分配管脚的时候无法对此输入引脚进行约束，也就导致该信号无法被FPGA芯片获取。我尝试过用sync keep=1之类的语法，却没有效果。并且许多内置的IP核也存在这个问题，而且有大量的warning。请高手指教！
管脚定义, 内部优化
此帖出自Altera SoC论坛

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gouyang326
请问这个应该怎么解决  详情 回复 发表于 2019-5-13 09:06
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电子微创意

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一粒金砂（高级）
沙发
发表于2018-9-5 21:56 来自手机 只看该作者
 
肯定是没有使用，所以被优化了。
此帖出自Altera SoC论坛
 
 
 
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凉凉呀凉凉

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一粒金砂（初级）
板凳
 楼主| 发表于2018-9-5 22:13 只看该作者
 
电子微创意 发表于 2018-9-5 21:56
肯定是没有使用，所以被优化了。


此帖出自Altera SoC论坛
 
 
 
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一粒金砂（初级）
4楼
 楼主| 发表于2018-9-5 22:14 只看该作者
 
电子微创意 发表于 2018-9-5 21:56
肯定是没有使用，所以被优化了。

您看一下，这个是我的HDL的代码，input MEMS_SDO,然后在后边有调用它呀
此帖出自Altera SoC论坛
 
 
 
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电子微创意

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一粒金砂（高级）
5楼
发表于2018-9-6 20:19 只看该作者
 
贴一下完整的代码出来
此帖出自Altera SoC论坛
 
 
 
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teleagle

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一粒金砂（中级）
6楼
发表于2018-10-8 23:31 只看该作者
 
楼主你这个写错了.
此帖出自Altera SoC论坛
 
 
 
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teleagle

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一粒金砂（中级）
7楼
发表于2018-10-8 23:31 只看该作者
 
应该是:  /*synthesis syn_keep = 1*/
此帖出自Altera SoC论坛
 
 
 
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gouyang326

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一粒金砂（初级）
8楼
发表于2019-5-13 09:06 只看该作者
 
请问这个应该怎么解决
此帖出自Altera SoC论坛
 
 
 
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