这个波形怎么产生(续)？

zhgshi

这个波形怎么产生(续)？ [复制链接]

首先感谢zhangkai0215对我上一个问题的帮助，小弟再次谢过。今天我又遇见难题了，见下：

d_in是一个50KHz,占空比为30%的方波（周期20us），在每一个d_in的上升沿产生一个14us的高电平，即上图中d_out信号，还是和上次一样，假如还存在一个8MHz的时钟clk。这可咱办？:L

leang521

硬件解决还是软件解决

leang521

硬件用非门和与非门等产生，软件用定时器产生

zhgshi

输入信号的上升沿？
always @(posedge d_in)
万一输入信号的上升沿和时钟信号的上升沿不同步，会不会捕捉不到d_in?

zhgshi

谢谢你的资料，我要好好看看！

zhgshi

下面我写的代码：
module count (
            clk,
            d_in,
            d_out
            );
   input   clk;                            //输入时钟8M
   input   d_in;                         //输入50k的信号占空比为30%        
   output  d_out;                      //输出信号               
  reg     d_reg;                      //缓冲寄存器            
  reg  [7:1] cnt;                     //计数寄存器
   
   assign  d_out = d_reg;
   
   always @ (posedge clk)
     begin
       if (cnt >= 160)
         cnt <= 0;
       else
         cnt = cnt + 1'b1;                 
     end
   
   always @ (posedge d_in)
     begin
       if (cnt >= 7'd112)
         d_reg = 0;
       else
         d_reg = 1;
     end
  endmodule  

是不是这样？但是仿真仿不出来。

fangliball

通过计数器来控制占空比，这个不难的。

eeleader

这个可以8M检测D_IN上升沿的，然后计数延迟的。不过还是确保8M与D_IN的相位不相同，否则可能出现问题！