在嵌入式系统中增加硬件加速器，降低功耗

FPGA小牛

在嵌入式系统中增加硬件加速器，降低功耗 [复制链接]

人们在嵌入式系统上的设计经验一直是认为增加硬件会提高功耗。但是，仔细的使用硬件加速器打破了这一经验：增加硬件会降低功耗。通过分析算法，在可编程逻辑中实现合适的加速器，开发人员不但提升了嵌入式计算系统的设计性能，而且同时降低了功耗。测试结果表明，加速器扩展了综合考虑选项，从相同功耗下性能提高 200 倍到相同性能时功耗降低 90%。
       由于历史原因，可编程逻辑一直背负了高功耗逻辑设计方法这一名声。经验认为，在一定的工艺技术条件下，集成电路的功耗大致与芯片面积成正比，可编程逻辑实现的设计规模一般要大于硬线逻辑。这虽然是暗示，但实际是一种误导。
       对于集成电路，比面积相关功耗更重要的是频率相关功耗。当晶体管切换状态时， CMOS 电路吸收大部分电流，因此电路工作频率对功耗的影响要远远大于芯片面积的影响。频率越高，功耗要求就越大。这样，设计人员有可能通过增加电路来降低功耗，前提条件是增加硬件能够显著降低时钟速率。
       多年以来，嵌入式处理器依靠定制硬件来加速常用的算法，例如，图像或者信号处理等，在单位时钟周期中完成更多的工作。这一方法虽然提高了系统性能，但是没有降低系统时钟或者动态功耗。如果采用硬件能够加速软件算法同时降低时钟频率，那么，不但能降低功耗还同时满足了系统性能要求。
       然而，并不是所有的功能都同样适用于解决电路频率问题。对于顺序处理，在开始下一步骤之前必须完成本步骤，增加电路带来的好处不大。另一方面，当硬件能够同时执行几个操作时，并行工作的功能会运行的更快一些。这意味着，在一定时钟速率下，性能会更好，而在性能相同时，可以降低时钟速率在芯片设计中增加硬件能够降低功耗要求，同时保持性能不变。
       Mandelbrot实例及开发硬件加速器见白皮书：https://www.eeworld.com.cn/whitepaper/2009/1126/down_183.html

admin

感谢关注白皮书频道