最新回复
基于Verilog hdl的SRAM(2008-09-09 18:56:06)
标签:it 分类:学习笔记
8*8SRAM:
module sram_8_8(cs,rd,wr,address,din,dout);
input cs,rd,wr;
input [2:0] address;
input [7:0] din;
output [7:0] dout;
reg [7:0] dout;
reg [7:0] sram [0:7]; //??????
always @ (cs or rd or wr or address or din)
begin
if (wr == 1'b1) //???
begin
if ((cs == 1'b1) && (rd == 1'b0))
sram[address]
详情
回复
发表于 2009-7-14 10:24
| |
|
|
此帖出自FPGA/CPLD论坛
| ||||
|
||||
EEWorld Datasheet 技术支持