具有双测试接入模式的10:1总线LVDS串行化器和解串器芯片

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具有双测试接入模式的10:1总线LVDS串行化器和解串器芯片 [复制链接]

美国国家半导体公司宣布推出具有双测试接入模式的10:1总线低电压差分信号传输(LVDS)串行化器和解串器芯片，这两款型号分别为SCAN921023和SCAN921224的芯片能够在设备端进行符合IEEE 1149.1标准的数字晶体管逻辑（TTL）边界扫描测试接入（JTAG），同时，高速内置自检（BIST）则能够校验在低电压差分信号传输（LVDS）通道的高速系统频率下互连的正确性。

  当SCAN921023和SCAN921224芯片在执行快速内置自检指令时，芯片会自动实现同步并进行伪随机位序列（PRBS）位错误率测试（BERT）。串行化器生成伪随机模型后，解串器将检测位流并将其与期望模型比较。“测试完成”和“通过/失败”标志将给出位误结果，位误率一般低于千万分之一。由于SCAN921023/1224具有高速连接特性，内置自检指令也可以用于故障检测（如，电容量检测），否则就必须单独使用标准的1149.1 EXTEST方法。