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纯净的硅(初级)

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在跑MIG布局布线后仿真时碰到的两个问题:无法调用模块下信号线和不识DDR行为模型 [复制链接]

背景是控制用MIG生成DDR SDRAM控制器,测试环境是这样的,顶层是我写的TESTBENCH,顶层下有两个模型,一个就是可综合的模型(包括MIG生成的核和我写的状态机),另一个模型就是从MICRON公司下载的DDR的行为模型。跑行为模型时没有问题,但在跑布局布线后仿真时有两个问题:

1 用ISE生成用于布局布线后仿真的模型后想继续做Post- Route Simulation (这里用MODELSIM),但那个从MICRON公司下载的DDR的行为模型就不能识别出来了。

2 既然不能直接在ISE中做,那么我想就直接到MODELSIM里去做后仿真吧,只要我把布局布线后的网表文件加入,但这里又有个问题,我顶层的testbench文件中有很多子模块的信号线的调用,如"@(negedge uut.mem_interface_top0.wait_200us)",因为现在加的是布局布线后的网表文件,原来模块间的层次结构已经没有了,而且不是简单地改成"@(negedge uut.wait_200us)"可以解决的,因为在布局布线后的网表文件设计这根信号线的已经变成"wire \mem_interface_top0/wait_200us"

这些关于布局布线后仿真问题怎么解决呢,有人碰到过吗
此帖出自FPGA/CPLD论坛
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