用VHDL如何写时序程序

freeky

用VHDL如何写时序程序 [复制链接]

最近在学fpga用的是VHDL语言，想写一个控制lcd的程序一直没写出了，那位高人帮一把，叫我怎样写控制时序的程序如lcd,IIc的编程
不甚感激！

橙子

作者： 上海豪威IC设计有限公司 怯肇乾 来源：《 国外电子元器件 》




简易通用型PCI接口的VHDL-CPLD设计

     

    摘要： 从PCI时序分析入手，重点阐述了PCI通用的状态机设计，说明了用VHDL语言来实现本PIC通信状态机的软件设计以及进行MaxPlusII验证的程序和方法。用该方法所设计的接口既可支持PCI常规传输，又可支持PCI猝发传输。

    关键词： PCI时序 CPLD器件 状态图 VHDL语言 PCI猝发传输

    用 CPLD设计所构成的CPI接口系统具有简洁、可靠等优点，是一种行之有效的设计途径。很多技术杂志和网站上，都有不少用CPLD设计PCI常规传输系统的文章。但用这些方法在MzxPlusII、Fundition等环境下进行模拟仿真时，其产生的时序往往与PCI规范有很大出入。虽然 Altera 等公司推出PCI核可以直接使用，但这样的内核占用CPLD资源较多，且能适配的器件种类少，同时价格也高，在实际设计应用中有很大的局限性。因此，使用通用型CPLD器件设计简易型PCI接口有很大的现实意义。在Compact接口的CPLD设计中，笔者根据PCI总线传输时序来进行状态机构造，并使用 VHDL语言进行功能模拟和定时分析，从而达到了预期目的。用该方法设计的CPLD-PCI接口既可支持PCI常规传输，也可支持PCI猝发传输，而且在系统编程和下载器件方面，效果也都很好。

    1 典型的CPLD-PCI接口模型简介

    用 CPLD作PCI接口所构成的系统模型如图1所示。这里，CPLD/FPGA用于完成PCI主/从传输时序的逻辑构成与变换，并对双口RAM进行适当操作。在整个系统的设计中，CPLD常常使用PCI总线的33MHz时钟，双口RAM常常选用高速器件来简化PCI传输的逻辑设计。


    2 PCI总线传输时序分析

    PCI 总线传输至少需要40多条信号线，包括数据/地址线、接口控制线、仲裁、总线命令及系统线等。每次数据传输均由一个地址脉冲和一个或几个数据脉冲组成。一次传输一个地址和一个数据的称为常规传输；一次传输一个地址和一批数据的称为猝发传输。常用的控制信号有：帧同步信号FRAME、主设备准备好信号 IRDY、从设备准备好信号TRDY、从设备选通信号DEVSEL、命令/字节信号C/BE等。图2 和图3分别给出了PCI单数据段和猝发操作时的读写时序。

    分析PCI总线的传输时序，可以看出，PCI总线传输有以下几个显著特点：

    （1）每次数据传输时首先传出地址和命令字，从设备一般可从地址中确定是不是对本机的访问，并确定访问的首地址；而从设备则从命令字中识别该访问是读操作还是写操作；

    （2）读写访问只有在信号IRDY、TRDY、DEVSEL都为低状态时才能进行；

    （3）猝发传输通常需要通过逻辑来实现地址的自动递加；

    （4）主从设备中任一方没有准备好，操作中都需要能够引起等待状态插入的活动；

    （5）系统通常在帧同步信号FRAME的下降沿诱发数据传输，而在上升沿指明只有一个数据或只剩下一个数据；

    （6）读操作比写操作多一个中间准备过程。

    图2

    3 基于CPLD的状态机设计

    3.1 状态机的构造

    根据对上述时序图的分析，完成一个简易PCI总线传输需要设计六个状态：S0～S5，其中状态S0标识PCI总线空闲时期；状态S1标识地址与总线命令识别阶段；状态S2标识读操作入口的准备阶段；状态S3标识读/写访问周期；状态S4标识最后一个数据传输阶段；状态S5标识操作中的等待时期。

    3.2 状态功能的确定

    各状态所应执行的功能如下：

    状态S0～S2用于对PCI总线置高信号TRDY和DEVSEL；对双口RAM则置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。此外，在S1态还应依据地址信号来确定是不是对本机的选择，并识别是不是读或写操作。

    状态S3～S4用于对PCI总线置低信号TRDY和DEVSEL；对双口RAM则产生片选信号CS、读或写信号，同时确定适当的读写访问地址。

    状态S5用于对PCI总线置低信号TRDY和DEVSEL；并且对双口RAM置高片选信号CS，以使读/写信号处于读状态，此时地址呈现三态。

    3.3 状态变化的确定

    根据对PCI总线传输时序的分析，影响各个状态相互转化的因素是：帧同步信号FRAME、主设备准备好信号IRDY、从设备选择信号CS-MAP、读识别信号READ以及写识别信号WRITE。这里，可用CS-MAP、READ、WRITE来标识状态S1产生的中间识别信号。

    图3

    需要注意，在状态S1时要寄存收到的首地址，而在状态S3变化时要适时进行地址递增。

    还要注意状态机设计时产生的容错问题，以便在非设计状态下能够无条件回到空闲态S0。

    由于采用的是高速双口RAM，并且规划分开了RAM两侧的写操作区域，因此可以认为：RAM是可以任意访问的。

    3.4 状态图的规划

    综上所述便可得出如图4所示的设计规划图。



    4 VHDL语言的描述

    设计时，使用三个进程和几个并行语句可实现整个CPLD的功能：一个进程用于完成从设备及其读写操作的识别；一个进程用于完成操作地址的获取与地址的递增；第三个进程完成状态机的变化。用几个并行语句完成操作信号的产生时，需要注意，各状态所完成的功能要用并行语句实现，不能再用进程，否则就会引起逻辑综合的麻烦，有时甚至根本不能综合。整 个程序如下：

    LIBRARY ieee;

    USE ieee.std_logic_1164.All;

    USE ieee.std_logic_unsigned.ALL;

    ENTTTY cpci IS

    PORT(clk,rst,frame,irdy:IN STD_LOGIC;

    ad_high : IN STD_LOGIC_VECTOR(31 downto 24);

    ad_low : IN STD_LOGIC_VECTOR(12 downto 0);

    c_be : IN STD_LOGIC_VECTOR(3 downto 0);

    trdy,devsel:OUT STD_LOGIC;

    cs, r_w :OUT STD-LOGIC;

    addr: OUT STD_LOGIC_VECTOR(12 downto 0);

    END cpci;

    ARCHITECTURE behave OF cpci IS

    SIGNAL addr_map : STD_LOGIC_VECTOR(12 downto 0);

    SIGNAL read,write,cs-map:STD_LOGIC;

    TYPE state_type IS(s0,s1,s2,s3,s4,s5);

    SIGNAL state: state_type;

    BEGIN

    Identify: PROCESS(clk)- -读、写、从设备的识别

    BEGIN

    IF rising_edge(clk)THEN

    IF c_be=X"6"AND ad_high=X"50"AND state=s1

    HTEN read < = '0'; - -读

    write < = '1';

    cs_map < ='0';

    ELSIF c_be=X"7"AND ad_high= X"50"

    AND state=s1 THEN

    read < = '1'; - -写

    write < = '0';

    cs_map < ='0';

    ELSIF state=s0 THEN

    read < = '1';

    write < = '1';

    cs_map < ='1';

    END IF;

    END IF;

    END PROCESS;

    Addr_count:PROCESS (clk) - -操作地址的获取与地址的递增

    BEGIN

    IF falling_edge(clk)THEN

    IF state=s1 THEN addr_map< =ad-low;

    ELSIF state=s3 THEN addr_map< =addr-map+1;

    END IF;

    END IF;

    END PROCESS;

    - - 操作信号的产生

    addr < = addr-map WHEN state=s3 OR state=s4

    ELSE "ZZZZZZZZZZZZZ"

    trdy < = '0' WHEN state=s3 OR state=s4 OR state=s5

    ELSE '1';

    devsel < = '0'WHEN state=s3 OR state=s4 OR state=s5

    ELSE'1';

    cs < ='0'WHEN state=s3 OR state=s4 ELSE '1';

    r-w < =NOT clk WHEN write='0'AND (state=s3 OR state=s4)ELSE'1';

    state-change:PROCESS(clk,rst) - - 状态机的变化

    BEGIN

    IF rst='0'THEN state < = s0;

    ELSIF falling-edge(clk)THEN

    CASE state IS

    WHEN s0 = >

    IF frame='1'AND irdy='1'THEN state < = s0;

    ELSIF frame='0' AND irdy= '1' THEN state < = s1;

    END IF;

    WHEN s1 = >

    IF cs_map='1'OR (read='1'AND write ='1')

    THEN state < = s0;

    ELSIF irdy='1'AND read='0' THEN state < =s2;

    ELSIF frame='0'AND irdy='0'AND write='0'

    THEN state < = s3;

    ELSIF frame='1'AND irdy='0'AND write='0'

    THEN state < = s4;

    END IF;

    WHEN s2 = >

    IF frame='1'AND irdy='1'THEN state < = s0;

    ELSIF frame='0'AND irdy='0'AND read='0'

    THEN state < = s3;

    ELSIF frame='1'AND irdy='0'AND read='0'

    THEN state < = s4;

    END IF;

    WHEN s3 = >

    IF frame='1'AND irdy='1'THEN state < = s0;

    ELSIF frame='0' AND irdy= '1' THEN state < = s5;

    ELSIF frame='1'AND irdy='0' THEN state < =s4;

    ELSIF frame='0' AND irdy= '1' THEN state < = s3;

    END IF;

    WHEN s4 = >

    ELSIF frame='1'AND irdy='0'THEN state < = s4;

    END IF;

    WHEN s5 = >

    IF frame='1'AND irdy='1'THEN state < = s0;

    ELSIF frame='0' AND irdy= '0'THEN state < = s3;

    ELSIF frame='1'AND irdy='0' THEN state < =s4;

    ELSE state < = s5;

    END IF;

    WHEN OTHERS = > state < = s0;

    END CASE;

    END IF;

    END PROCESS state_change;

    END behave。

    图5

    5 MaxPlusII的验证

    设计CPLD时，可使用MaxPlusII软件来进行逻辑综合、功能模拟与定时分析。本例选用 Altera 的Max7000系列在系统可编程器件EPM7064SLC84-5。图5所示是其读写访问的仿真波形图。

      原帖出处：http://www.fpga.com.cn/application/a159.htm

heningbo

iic 总线在设计时要看你所使用的器件的传输或接收时序
只要会一个
其他的都一样
以下是我在一本书上看到的
只给你部分
你看看就会用了
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity reciver is
port(reset,clk:in std_logic;
     sda,scl:inout std_logic;
     rd:out std_logic;
     tdata:in std_logic_vector(7 downto 0);
     rdata:out std_logic_vector(7 downto 0));
end reciver;
architecture one of reciver is
signal rdatai:std_logic_vector(7 downto 0);
type state is (start,transmit,ack,sub,ack1,start1,slave,ack2,reading,ack3);
signal current:state;
begin
process(clk,reset)
variable count:integer range 0 to 40;
variable cnt:integer range 0 to 8;
begin
if reset='1'then
sda<='1';scl<='1';rdata<="00000000";current<=start;cnt:=8;count:=0;
elsif clk'event and clk='1' then
case current is
when start=>count:=count+1;
case count is
when 1=>sda<='1';
when 2=>scl<='1';
when 3=>sda<='0';
when 4=>scl<='0';
when 10=>count:=0;current<=transmit;
when others=>null;
end case;
when transmit=>count:=count+1;
case count is
when 1=>sda<=tdata(cnt);
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>cnt:=cnt-1;count:=0;
        if cnt=0 then cnt:=8;current<=ack;rd<='1';
        else current<=transmit;rd<='0';
        end if;
when others=>null;
end case;
when ack=>count:=count+1;
case count is
when 1=>sda<='0';
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>current<=sub;count:=0;
when others=>null;
end case;
when sub=>count:=count+1;
case count is
when 1=>sda<=tdata(cnt);
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>cnt:=cnt-1;count:=0;
        if cnt=0 then cnt:=8;current<=ack1;rd<='1';
        else current<=sub;rd<='0';
        end if;
when others=>null;
end case;
when ack1=>count:=count+1;
case count is
when 1=>sda<='0';
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>current<=start1;count:=0;
when others=>null;
end case;
when start1=>count:=count+1;
case count is
when 1=>sda<='1';
when 2=>scl<='1';
when 3=>sda<='0';
when 4=>scl<='0';
when 5=>current<=slave;count:=0;
when others=>null;
end case;
when slave=>count:=count+1;
case count is
when 1=>sda<=tdata(cnt);
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>cnt:=cnt-1;count:=0;
        if cnt=0 then cnt:=8;current<=ack2;rd<='1';
        else current<=sub;rd<='0';
        end if;
when others=>null;
end case;
when ack2=>count:=count+1;
case count is
when 1=>sda<='0';
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>current<=reading;count:=0;
when others=>null;
end case;
when reading=>count:=count+1;
case count is
when 1=>sda<='1';
when 4=>scl<='1';
when 8=>rdatai(cnt)<=sda;
when 10=>scl<='0';
when 12=>cnt:=cnt-1;count:=0;
if cnt=0 then cnt:=8;current<=ack3;rd<='1';
else current<=reading;rd<='0';
end if;
when others=>null;
end case;
when ack3=>count:=count+1;
case count is
when 1=>sda<='0';
when 2=>scl<='1';
when 3=>scl<='0';
when 4=>rdata<=rdatai;current<=start;count:=0;
when others=>null;
end case;
end case;
end if;
end process;
end architecture;

freeky

谢谢，以前用单片机，用c语言编程通过延时来控制时序，用fpga硬件延时不怎么会用。。。
先看看不懂的再来请教！

freeky

挻深奥的，PCI没做过不懂，，

shatter_sky

好深奥啊，没有看懂。。。

hoyt629

一个好资料～～～谢谢了～～～看看我适合用不～

hoyt629

呵呵呵呵呵呵呵呵呵，多谢了

yyxl

z_along

学习了，谢谢

hongluxyg

249512875

来学习了哈哈 :D

Sea_eeworld

Library IEEE;
Use IEEE.STD_LOGIC_1164.ALL;
Use IEEE.STD_LOGIC_ARITH.ALL;
Use IEEE.STD_LOGIC_UNSIGNED.ALL;
Entity lcd is
Port (
        clock : in std_logic;
        clear : in std_logic;
           fm : in std_logic;
          det : in std_logic;
     mode_sel : in std_logic;
            e : out std_logic;
           rs : out std_logic;
           wr : out std_logic;
      data_out: out std_logic_vector(7 downto 0));
end lcd;

architecture sea of lcd is
Function num (x: integer)                ---函数
return std_logic_vector is
variable num_return :std_logic_vector(7 downto 0);
begin
case x is
when 0 =>num_return:="00110000";
when 1 =>num_return:="00110001";
when 2 =>num_return:="00110010";
when 3 =>num_return:="00110011";
when 4 =>num_return:="00110100";
when 5 =>num_return:="00110101";
when 6 =>num_return:="00110110";
when 7 =>num_return:="00110111";
when 8 =>num_return:="00111000";
when 9 =>num_return:="00111001";
when 10 =>num_return:="01000001";--A
when 11 =>num_return:="01000010";--B
when 12 =>num_return:="01100011";--c
when 13 =>num_return:="01000100";--D
when 14 =>num_return:="01100101";--e
when 15 =>num_return:="01000110";--F
when 16 =>num_return:="01000111";--G
when 17 =>num_return:="01001000";--H
when 18 =>num_return:="01001001";--I
when 19 =>num_return:="01001010";--J
when 20 =>num_return:="01001011";--K
when 21 =>num_return:="01001100";--L
when 22 =>num_return:="01001101";--M
when 23 =>num_return:="01101110";--n
when 24 =>num_return:="01001111";--O
when 25 =>num_return:="01010000";--P
when 26 =>num_return:="01110001";--q
when 27 =>num_return:="01110010";--r
when 28 =>num_return:="01010011";--S
when 29 =>num_return:="01010100";--T
when 30 =>num_return:="01110101";--u
when 31 =>num_return:="01010110";--V
when 32 =>num_return:="01010111";--W
when 33 =>num_return:="01011000";--X
when 34 =>num_return:="01111001";--y
when 35 =>num_return:="01011010";--Z
when 36 =>num_return:="00111010";--:
when 37 =>num_return:="01111010";--z
when 38 =>num_return:="00101101";-- -
when 39 =>num_return:="01101111";--o
when 40 =>num_return:="00101110";--.
when 41 =>num_return:="00100000";--null
when 42 =>num_return:="01011110";--^
when 43 =>num_return:="01100010";--b
when 44 =>num_return:="01101001";--i
when 45 =>num_return:="01110000";--p
when 46 =>num_return:="01110011";--s
when 47 =>num_return:="01111000";--x
when 48 =>num_return:="01100100";--d
when 49 =>num_return:="01100101";--e
when others => null;
end case;
return num_return;
end num;

begin
P1:process(clock,clear,fm,det,mode_sel)
variable scan :integer range 87 downto 0:=0;
variable scan_clear :integer range 10 downto 0:=0;
variable scan_time : integer range 30000 downto 0:=0;
variable a : integer range 9 downto 0;
variable b : integer range 9 downto 0;
variable c : integer range 9 downto 0;
variable d : integer range 9 downto 0;
variable f : integer range 9 downto 0;
variable g : integer range 9 downto 0;
variable h : integer range 7 downto 1;
variable i : integer range 6 downto 0;

variable n1: integer range 42 downto 41;
variable n2: integer range 42 downto 41;
variable n3: integer range 42 downto 41;
variable n4: integer range 42 downto 41;
variable n5: integer range 42 downto 41;
variable n6: integer range 42 downto 41;

variable  m1: integer range 50 downto 0;
variable  m2: integer range 50 downto 0;
variable  m3: integer range 50 downto 0;
variable  m4: integer range 50 downto 0;
variable  m5: integer range 50 downto 0;
variable  m6: integer range 50 downto 0;
variable  m7: integer range 50 downto 0;
variable  m8: integer range 50 downto 0;
variable  m9: integer range 50 downto 0;
variable m10: integer range 50 downto 0;
variable m11: integer range 50 downto 0;
variable m12: integer range 50 downto 0;
variable m13: integer range 50 downto 0;
variable m14: integer range 50 downto 0;
variable m15: integer range 50 downto 0;
variable m16: integer range 50 downto 0;
variable m17: integer range 50 downto 0;
variable m18: integer range 50 downto 0;
variable m19: integer range 50 downto 0;
variable m20: integer range 50 downto 0;
variable m21: integer range 50 downto 0;
variable m22: integer range 50 downto 0;
variable m23: integer range 50 downto 0;
variable m24: integer range 50 downto 0;
variable m25: integer range 50 downto 0;
variable m26: integer range 50 downto 0;
variable m27: integer range 50 downto 0;
variable m28: integer range 50 downto 0;
variable m29: integer range 50 downto 0;
variable m30: integer range 50 downto 0;
variable m31: integer range 50 downto 0;
variable m32: integer range 50 downto 0;
variable m33: integer range 50 downto 0;
variable m34: integer range 50 downto 0;
variable m35: integer range 50 downto 0;
variable m36: integer range 50 downto 0;


begin                                            --进程开始

if rising_edge(clock) then scan_time:=scan_time+1;
if scan_time=30000 then scan_time:=0;scan:=scan+1;scan_clear:=scan_clear+1;
if scan=87 then scan:=0;
end if;
if scan_clear=10 then scan_clear:=0;
end if;
end if;
end if;

if clear='0' then i:=1;
elsif                (det'event and det='1') then
                i:=i+1;end if;if i=6  then i:=1;end if;
               

if clear='0' then i:=0;a:=0;b:=0;c:=0;d:=0;f:=1;g:=0;
elsif      rising_edge(fm) then
case i is
when 0=>a:=a+1;if a>9 then a:=0;end if;
when 1=>b:=b+1;if b>9 then b:=0;a:=a+1;end if;
when 2=>c:=c+1;if c>9 then c:=0;b:=b+1;end if;if b>9 then b:=0;a:=a+1;end if;
when 3=>d:=d+1;if d>9 then d:=0;c:=c+1;end if;if c>9 then c:=0;b:=b+1;end if;if b>9 then b:=0;a:=a+1;end if;
when 4=>f:=f+1;if f>9 then f:=0;d:=d+1;end if;if d>9 then d:=0;c:=c+1;end if;if c>9 then c:=0;b:=b+1;end if;if b>9 then b:=0;a:=a+1;end if;
when 5=>g:=g+1;if g>9 then g:=0;f:=f+1;end if;if f>9 then f:=0;d:=d+1;end if;if d>9 then d:=0;c:=c+1;end if;if c>9 then c:=0;b:=b+1;end if;if b>9 then b:=0;a:=a+1;end if;
when others=>null;
end case;
end if;
       
if            ((a*100000+b*10000+c*1000+d*100+f*10+g)>100000) then
                a:=0;b:=0;c:=0;d:=0;f:=1;g:=0;                               
end if;

if clear='0' then h:=1;
elsif rising_edge(mode_sel) then h:=h+1;
if h=7 then h:=1;
end if;
end if;
case i is
when 0=>n1:=42;n2:=41;n3:=41;n4:=41;n5:=41;n6:=41;
when 1=>n1:=41;n2:=42;n3:=41;n4:=41;n5:=41;n6:=41;
when 2=>n1:=41;n2:=41;n3:=42;n4:=41;n5:=41;n6:=41;
when 3=>n1:=41;n2:=41;n3:=41;n4:=42;n5:=41;n6:=41;
when 4=>n1:=41;n2:=41;n3:=41;n4:=41;n5:=42;n6:=41;
when 5=>n1:=41;n2:=41;n3:=41;n4:=41;n5:=41;n6:=42;
when others=>null;
end case;


if clear='0' then i:=1;a:=0;b:=0;c:=0;d:=0;f:=1;g:=0;h:=1;
      
C1:case scan_clear is
when 0 =>rs<='0';wr<='0';e<='1';data_out<="00000001";
when 1 =>e<='0';
when 2 =>rs<='0';wr<='0';e<='1';data_out<="00000001";
when 3 =>e<='0';
when 4 =>rs<='0';wr<='0';e<='1';data_out<="00000001";
when 5 =>e<='0';
when 6 =>rs<='0';wr<='0';e<='1';data_out<="00000001";
when 7 =>e<='0';
when 8 =>rs<='0';wr<='0';e<='1';data_out<="00000001";
when 9 =>e<='0';
when others => null;
end case C1;
else
sel:case h is
when 1 =>m1:=28;m2:=44;m3:=23;m4:=47;m5:=36;m6:=41;m7:=41;m8:=41;m9:=41;           --Sinx
         m10:=a;m11:=b;m12:=c;m13:=d;m14:=f;m15:=40;m16:=g;m17:=20;m18:=17;
         m19:=37;m20:=n1;m21:=n2;m22:=n3;m23:=n4;m24:=n5;m25:=41;m26:=n6;
         m27:=41;m28:=41;m29:=41;m30:=41;m31:=41;m32:=41;m33:=41;m34:=41;m35:=41;m36:=41;
         
when 2 =>m1:=10;m2:=22;m3:=36;m4:=41;m5:=41;m6:=41;m7:=41;m8:=41;m9:=41;           --AM
         m10:=a;m11:=b;m12:=

lx773533

我也准备弄LCD的，1602的，先学习着，弄好了我也贴出来呵呵;P

ajiao3744

很好的资料

eeleader

延时用时钟计数解决！

鑫海宝贝

是要好好学学时序了，以后俺也天天用VHDL了呵呵

eeleader

形象一句话来概括一下：

    积木在你手，要想怎么搭，关键看你手了！

VHDL就像积木一样，只要你有想法，就能搞出来。看你理解能力了。

VHDL怎样写时序

关键点：

   同步设计

   状态转移

   时间延迟

   程序仿真

掌握上面4点，即可搞定！

王者风范

先学学

ZLIT1