仙猫

扫瑞，最近没咋来。原来是CLK未处理，俺忽略了这事。
以前也做过几种串转并的，没出过问题。 俺每次都特地在电路图空白处加上注释，CLK线尽量不要分歧，在离驱动的最远端加上下拉330～560Ω电阻终端，这样对抑制反射效果不错.后来发现在驱动出口串一小电阻，能把过冲去除得干干净净。
如果驱动数实在太多的话，确实要加驱动器分组的。

xiaoxif

很少到这里来，今天才看到。有两个问题想深入了解一下：
1、 时钟频率是多少？
2 、时钟和数据之间的时间关系是什么样的？
如果可以，希望作些介绍好吗，谢谢。

chenggaoyu

数字电子设计---组合逻辑电路设计
好东西啊，下下来看看啊。