FPGA设计

全部都是泡馍

FPGA设计 [复制链接]

目前遇到一个比较奇葩的问题。FPGA时序约束没什么问题，就是加了一个模块之后导致另外一个模块出错了。困扰好久了，时序约束没问题，代码应该也没问题，那还可能是什么原因。
感觉遇到的问题没办法描述很清楚

电子微创意

添加代码后布局布线结果不一样了。

coyoo

遇到了什么问题？

全部都是泡馍

电子微创意 发表于 2018-7-18 22:48
添加代码后布局布线结果不一样了。

但添加时序约束后，时序约束都满足

全部都是泡馍

coyoo 发表于 2018-7-19 08:28
遇到了什么问题？

添加新的模块之后，发现之前的功能块逻辑混乱了，但时序上都还满足要求

coyoo

1、用的哪家的片子？什么型号？
2、所谓“之前的功能逻辑混乱”是如何获知的？

建议：
既然新加模块后编译没有问题，那要看新加的模块与之前工程的交互关系是什么，如果相对独立，可以考虑想办法隔离调试

全部都是泡馍

coyoo 发表于 2018-7-19 11:30
1、用的哪家的片子？什么型号？
2、所谓“之前的功能逻辑混乱”是如何获知的？

建议：
既然新加模块后 ...

好的，我试试。逻辑混乱就是FPGA处理的数据结果不对了。用的是altera的cyclone II EP2C35F672C6