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eeleader

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TA的资源

五彩晶圆（高级）
41楼
发表于2012-10-14 09:08 只看该作者
 
学习了，顶起。
此帖出自FPGA/CPLD论坛
个人签名一个为理想不懈前进的人，一个永不言败人！
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欢迎光临网上店铺！
 
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lifeng2012

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一粒金砂（中级）
42楼
发表于2012-11-14 12:07 只看该作者
 
楼主讲的很细，可以贴一些加了时序约束之后的综合报告，给大家具体地分析一下时序约束那部分那些数据的意义
此帖出自FPGA/CPLD论坛
 
 
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habc987

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一粒金砂（中级）
43楼
发表于2013-1-1 20:58 只看该作者
 
确实不错，FPGA约束很重要
此帖出自FPGA/CPLD论坛
 
 
 
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hoddy

2

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一粒金砂（初级）
44楼
发表于2013-1-23 22:07 只看该作者
 
谢谢
此帖出自FPGA/CPLD论坛
 
 
 
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bttre

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一粒金砂（中级）
45楼
发表于2013-3-27 12:48 只看该作者
 
create_clock 和define_clock这两个语句有什么不用么？我用synthesis里面那种可视化窗口生成的SDC文件里，约束都是用define_clock来定义的，请指教！
此帖出自FPGA/CPLD论坛
 
 
 
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冲浪者

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一粒金砂（初级）
46楼
发表于2013-4-10 13:16 只看该作者
 

学习了

学习了
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bodyopq

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一粒金砂（初级）
47楼
发表于2013-12-8 23:11 只看该作者
 
好 正是我想学习的知识~~~~~~~~~~·
此帖出自FPGA/CPLD论坛
 
 
 
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3008202060

186

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一粒金砂（中级）
48楼
发表于2014-10-9 09:26 只看该作者
 
这Tsu很大的好不。。
此帖出自FPGA/CPLD论坛
 
 
 
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geek1044233591

12

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一粒金砂（中级）
49楼
发表于2015-11-27 11:32 只看该作者
 
写这么清楚，绝对给赞
此帖出自FPGA/CPLD论坛
 
 
 
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