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zqzq501311

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TA的资源

五彩晶圆（中级）
21楼
发表于2009-11-8 18:19 只看该作者
 
学习了，我刚开始接触，有些看不明白，所以等我学的差不多了回头来看，谢谢！呵呵
此帖出自FPGA/CPLD论坛
个人签名有目的的学习是最有效的学习！
 
FPGA论坛  CPLD论坛  FPGA教程
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phdwong

340

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纯净的硅（初级）
22楼
发表于2009-11-27 17:01 只看该作者
 
OH my god

好好学习
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FPGA培训  FPGA设计  verilog教程
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mafan88@gmail

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一粒金砂（初级）
23楼
发表于2010-2-2 22:44 只看该作者
 
说的非常好！赞一个！！
此帖出自FPGA/CPLD论坛
 
 
 
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wangbo19852008

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一粒金砂（中级）
24楼
发表于2010-2-3 10:11 只看该作者
 
好贴，有没有关于Time Quest使用的一些例程和注意事项的文章啊，哈哈，初学者的心声！
此帖出自FPGA/CPLD论坛
个人签名谦虚学习，努力上进。
 
 
 
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xg19820123

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TA的资源

一粒金砂（初级）
25楼
发表于2010-2-7 01:49 只看该作者
 
经典！！！！
此帖出自FPGA/CPLD论坛
 
 
 
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lyh04189999

6

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一粒金砂（初级）
26楼
发表于2010-2-22 20:02 只看该作者
 

学习中

好好学习，我在努力
此帖出自FPGA/CPLD论坛
 
 
 
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denis22380978

103

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TA的资源

一粒金砂（高级）
27楼
发表于2010-4-12 17:46 只看该作者
 
不错不错，最近做些东西也要考虑时序，提前学习了
此帖出自FPGA/CPLD论坛
 
 
 
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kdfqx

3

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一粒金砂（初级）
28楼
发表于2010-5-1 20:41 只看该作者
 
讲的确实好
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becoll

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一粒金砂（初级）
29楼
发表于2010-5-13 10:51 只看该作者
 
是不是高手都用这种脚本的方式加约束啊？我都用synplify，是不是有点小儿科？
此帖出自FPGA/CPLD论坛
 
 
 
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becoll

5

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TA的资源

一粒金砂（初级）
30楼
发表于2010-5-13 10:52 只看该作者
 
是不是高手都用这种脚本的方式加约束啊？我都用synplify，是不是有点小儿科？
此帖出自FPGA/CPLD论坛
 
 
 
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becoll

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TA的资源

一粒金砂（初级）
31楼
发表于2010-5-13 10:54 只看该作者
 

好帖

是不是牛人都用脚本加约束啊？我用的是synplify，挺方便的
此帖出自FPGA/CPLD论坛
 
 
 
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小志

875

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五彩晶圆（高级）
32楼
发表于2010-5-13 11:05 只看该作者
 

回复 31楼 becoll 的帖子

ASIC综合用脚本的很多：）
此帖出自FPGA/CPLD论坛
 
 
 
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magicwen

5

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一粒金砂（初级）
33楼
发表于2010-9-13 09:25 只看该作者
 
正在学习这方面的内容，谢谢楼主分享。
此帖出自FPGA/CPLD论坛
个人签名认真，全面
 
 
 
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loveBT

41

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一粒金砂（中级）
34楼
发表于2011-8-8 16:22 只看该作者
 
顶！！！！！！
此帖出自FPGA/CPLD论坛
 
 
 
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鑫海宝贝

4138

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五彩晶圆（中级）
35楼
发表于2011-8-8 18:42 只看该作者
 
版主讲的不错，不知道是不是自己写的，不过还是要支持一下
此帖出自FPGA/CPLD论坛
 
 
 
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va1234

1

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一粒金砂（初级）
36楼
发表于2011-9-22 20:59 只看该作者
 
鼓励下自己 好好做时序。。呵呵
谢谢楼主
此帖出自FPGA/CPLD论坛
 
 
 
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陈停龙

24

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一粒金砂（中级）
37楼
发表于2012-8-27 22:36 只看该作者
 
讲的挺多的。
此帖出自FPGA/CPLD论坛
 
 
 
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ping2010

4

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一粒金砂（初级）
38楼
发表于2012-9-2 21:35 只看该作者
 
写得不错
此帖出自FPGA/CPLD论坛
 
 
 
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1003704680

2

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一粒金砂（初级）
39楼
发表于2012-9-21 12:53 只看该作者
 

很好！

没看完，晚上回来接着看，很好
此帖出自FPGA/CPLD论坛
 
 
 
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pontiff

75

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纯净的硅（中级）
40楼
发表于2012-10-12 16:07 只看该作者
 
原帖由 HDLWorld 于 2008-11-24 11:37 发表
xilinx的UCF也很早了，不过我个人觉得使用不方便。
planahead里面有图形化的约束方法的
此帖出自FPGA/CPLD论坛
 
 
 
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