JD642B设计共享

Aguilera

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JD642B设计共享
文件夹结构：

l Documents文件夹下是项目相关的文档
l Hardware文件夹下是项目的硬件设计文件，其中包括PROTEL99SE版本和后来转换生成的        AD6.7版本，以及智能PDF文档。
l Logic文件夹下是CPLD中的逻辑，使用的是QUARTUS7
l Software文件夹下是DSP中运行的工程及原码。appnote final.zip文件中是MT9V032数字CMOS采集和验证的程序，运行良好。SEEDVPM642_loop3.zip文件中是模拟视频输入和网络传输的程序，因为时间间隔太久，最近又没有时间验证，所以不能确认功能是不是完整。但这里依然共享给大家，即便有问题也可为大家提供一些参考。
注：
这是我08年做的一个设计，因为当时时间比较短，而且水平有限，所以设计中有好多不严谨的地方。NAND FLASH存储这块功能因为当时没有用到，所以还没有调。其他模块功能验证过没有问题。
SRAM布线好多朋友对没有做等长存在疑问。这里我解释一下。PCB信号传输表层速度为120-180ps/inch，即便差2.54cm也就是130ps的延时差，对133M的信号而言影响很少，除非自身PCB设计有其他重大缺陷。如果非要做等长就要增加板面积或增加层数，加大成本。而且等长后会导致好多短线长度增大，带来的串扰和辐射等问题可能会比不等长更严重。这个SRAM布线已经在我设计过的好多产品里做过应用，生产过上万套可稳定工作，大家可以放心。
把它共享出来主要是供大家学习参考用，另外为做类似开发的朋友提供一个用于修改或裁减的基础，希望其中的库及SDRAM等布线可以为大家提供便捷。
几年前我共享过一个JD642的硬件设计，但因为没有逻辑和软件，所以大家在学习和制作过程中遇到问题难以定位，最后无果而终。DSP硬件开发需要一定的基础，并不是随便拿来原理图和PCB就可以仿制，这个设计可以拿来一时应急，但如果大家对硬件设计感兴趣还是要在空闲的时候多补一些基础知识。
设计不是简单的照抄，而是靠平时的知识积累和经验积累，这个设计中的一些因素旨在为大家提供一个学习的素材，细心消化可以转化为自己的经验，多参考别人的设计有助于自己水平提升，但如果只是单纯的抄，只会让自己变得更懒，并最终失去对研发的兴趣。希望这份设计能起到积极的作用。
如果哪位朋友有精力和兴趣来完善一下这个设计，如提出其中的一些改进措施或丰富一些应用及源码，并乐于共享，希望邮件联系37564275#qq.com(把#换成@)。


JD642B共享.zip (6.67 MB, 下载次数: 1)

2018-2-21 21:10 上传

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