Layout了一个四层板，想请大家帮忙看看哪里画得不合理，求指点，感谢感谢！

LONG_EM

Layout了一个四层板，想请大家帮忙看看哪里画得不合理，求指点，感谢感谢！ [复制链接]

 

F103+SRAM的板子，附带串口和IIC，走线6.5mil，过孔8mil/16mil，叠层TOP/GND/PWR/BOTTOM。截了图方便看，如果大家有空帮我看看，评论@我一下，我把工程上传上来！
单层：




敷铜后：


整体：

qwqwqw2088

所说的是stm32f103么，
再说SRAM不需要走蛇形线，速度又不高。
犯了蛇形线强迫症了

LONG_EM

qwqwqw2088 发表于 2018-2-8 10:54
所说的是stm32f103么，
再说SRAM不需要走蛇形线，速度又不高。
犯了蛇形线强迫症了

对,STM32F103ZET6。嗯嗯很多人也这么跟我说，不用做等长，但是总感觉等长了会稍微好一些。强行做等长会带来其他副作用吗？

qwqwqw2088

LONG_EM 发表于 2018-2-8 11:04
对,STM32F103ZET6。嗯嗯很多人也这么跟我说，不用做等长，但是总感觉等长了会稍微好一些。强行做等长会带 ...

这类板影响应该不大

一般低频板怎么走都行，布通，稍加优化就OK，，
高速板中的信号的等长线，扭来扭去的达到一组并行信号线的长度一致，走蛇形，能使信号经过导线的延时尽量一致，蛇形线效果明显

LONG_EM

qwqwqw2088 发表于 2018-2-8 11:15
这类板影响应该不大

一般低频板怎么走都行，布通，稍加优化就OK，，
高速板中的信号的等长线，扭来扭 ...

四层板的TOP/BOTTOM不铺铜可不可以的？要铺铜的话要怎么铺好？

cruelfox

看起来很漂亮。
不过我觉得蛇形线对F103没有必要。要是我搞，就用两层板做了。

qwqwqw2088

LONG_EM 发表于 2018-2-8 11:37
四层板的TOP/BOTTOM不铺铜可不可以的？要铺铜的话要怎么铺好？

板子上增加点铜好啊

铺铜又不影响成本，再加上对板子效果有利，降低EMI等
覆就整板搞，包含地就行了，特殊板子另外考虑

LONG_EM

cruelfox 发表于 2018-2-8 11:57
看起来很漂亮。
不过我觉得蛇形线对F103没有必要。要是我搞，就用两层板做了。

嗯嗯，四层板有点浪费，纯属画来玩的

LONG_EM

qwqwqw2088 发表于 2018-2-8 12:02
板子上增加点铜好啊

铺铜又不影响成本，再加上对板子效果有利，降低EMI等
覆就整板搞，包含 ...

计算阻抗是的参考层是GND和PWR，敷铜会不会发生共面阻抗影响？

bioger

不错  画的挺好

chenzhufly

既然这么讲究，我觉得还需要注意几点

1、 MARK点好像没有
2、安装孔是不是和排叉离的太近了

电子微创意

看着很专业

LONG_EM

chenzhufly 发表于 2018-2-8 13:27
既然这么讲究，我觉得还需要注意几点

1、 MARK点好像没有
2、安装孔是不是和排叉离的太近了

mark点是指贴片用的定位点吗？我上面放了三个这种，不知道合不合适。

安装孔确实挨得太近了

LONG_EM

bioger 发表于 2018-2-8 13:23
不错  画的挺好

谢谢

chenzhufly

正反都要放 我看板子两面都有器件

LONG_EM

电子微创意 发表于 2018-2-8 13:27
看着很专业

没有没有，还有很多不足的地方，恳求指点

LONG_EM

chenzhufly 发表于 2018-2-8 13:36
正反都要放 我看板子两面都有器件

都有的，我做的mark点是上下两面对齐的，截图可能有点模糊，看不太清楚

qwqwqw2088

qwqwqw2088 发表于 2018-2-8 12:02
板子上增加点铜好啊

铺铜又不影响成本，再加上对板子效果有利，降低EMI等
覆就整板搞，包含 ...

看了楼主的板，器件布局，和上下两层布线密度不是很大和很密，影响不大
如有这方面要求的可以用软件算一下
Palor Si9000

LONG_EM

qwqwqw2088 发表于 2018-2-8 15:44
看了楼主的板，器件布局，和上下两层布线密度不是很大和很密，影响不大
如有这方面要求的可以用软件算一 ...

假设密度比较大的前提下
比如我需要做单端阻抗控制在50欧，在我的叠层里TOP层的走线参考层为GND，我计算好了线宽走线；但是铺铜之后，有些地方似乎出现了计算共面阻抗的情况，比如这个地方：
铺铜前

铺铜后（铜皮接地）


这个时候需要对共面阻抗进行考虑吗？还是说共面阻抗和单端阻抗是独立的，互不影响，如果不要求控制共面阻抗就可以不管，设好铺铜的安全间距就可以？

qwqwqw2088

LONG_EM 发表于 2018-2-8 16:02
假设密度比较大的前提下
比如我需要做单端阻抗控制在50欧，在我的叠层里TOP层的走线参考层为GND，我计算 ...

如是SRAM部分的电路，最好设定禁止覆铜区，免的造成所谓的铜箔对导线阻抗失调，这个是有说法的