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HAORUIMIN

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一粒金砂（初级）
楼主
发表于2018-2-2 17:24 只看该作者
 

ISE问题求助 [复制链接]

This design contains a global buffer instance,
   , driving the net, , that is driving
   the following (first 30) non-clock load pins off chip.
图中的错误怎么解决啊
EE_FPGA

TIM图片20180202172403.png (41.26 KB, 下载次数: 0)

TIM图片20180202172403.png
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可以添加约束。  详情 回复 发表于 2018-3-4 20:42
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一粒金砂（高级）
沙发
发表于2018-2-6 19:42 只看该作者
 
你是不是要把时钟信号输出到普通IO口造成的？
此帖出自FPGA/CPLD论坛
 
 
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HAORUIMIN

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一粒金砂（初级）
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 楼主| 发表于2018-2-28 16:39 只看该作者
 
电子微创意 发表于 2018-2-6 19:42
你是不是要把时钟信号输出到普通IO口造成的？

对啊
此帖出自FPGA/CPLD论坛

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电子微创意
可以添加约束。  详情 回复 发表于 2018-3-4 20:42
 
 
 
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电子微创意

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一粒金砂（高级）
4楼
发表于2018-3-4 20:42 只看该作者
 
HAORUIMIN 发表于 2018-2-28 16:39
对啊

可以添加约束。
此帖出自FPGA/CPLD论坛
 
 
 
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