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zimiaoxinghan

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一粒金砂（中级）
楼主
发表于2017-11-26 10:05 只看该作者
 

用VHDL语言编写CPL程序，编译时出现下述错误，请高手指导一下，该如何修改，不胜感激 [复制链接]




此帖出自FPGA/CPLD论坛

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kun9shengwei
对的，必须保持数据位宽一致时才可以传输数据  详情 回复 发表于 2018-2-23 14:44
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ybbrdfxk0922

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一粒金砂（中级）
沙发
发表于2017-11-26 10:12 只看该作者
 
感觉像是数据位宽不一样。一个4bit的，一个7bit的。
此帖出自FPGA/CPLD论坛

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zimiaoxinghan
对于程序里的语句，是保持了位宽一致，才能I/O口的传递吧，请详细说明一下吗？？  详情 回复 发表于 2017-11-26 10:58
 
 
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zimiaoxinghan

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一粒金砂（中级）
板凳
 楼主| 发表于2017-11-26 10:58 只看该作者
 
ybbrdfxk0922 发表于 2017-11-26 10:12
感觉像是数据位宽不一样。一个4bit的，一个7bit的。

对于程序里的语句，是保持了位宽一致，才能I/O口的传递吧，请详细说明一下吗？？
此帖出自FPGA/CPLD论坛
 
 
 
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kun9shengwei

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TA的资源

一粒金砂（初级）
4楼
发表于2018-2-23 14:44 只看该作者
 
对的，必须保持数据位宽一致时才可以传输数据
此帖出自FPGA/CPLD论坛
 
 
 
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