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C6000系列DSP的EMIFA接口 [复制链接]

DSP6455的EMIFA模块


之前介绍了DSP6455的GPIO和中断部分。今天,继续介绍EMIFA模块。


关于C6000系列的GPIO,请参考:C6000系列DSP的GPIO模块

关于C6000系列的中断系统,请参考:C6000系列DSP的中断系统



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背景

      使用FPGA系统进行视频采集,DSP进行视频处理需要了解以下知识:


  • 1.  DSP-C6000系列的中断与GPIO系统
  • 2.  DSP-C6000系列的EMIFA模块
  • 3.  DSP-C6000系列的EDMA模块
  • 4.  FPGA的乒乓RAM
  • 5.  一种视频格式(例如VGA,PAL等)
  • 6.  视频处理算法

之前已经介绍了第一部分,今天介绍第二部分。


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主题

      EMIF是External Memory Interface的简称。个人认为它是DSP比较强大的地方之一。通过EMIF接口,使得DSP可以和FPGA很方便地进行大数据量的数据传输。


      C6455的EMIFA可以访问多种外部存储器,比如:SRAM,ROM,FLASH等等。当然,也包括FPGA。本文的重点就是介绍使用EMIFA接口与FPGA建立无缝连接。


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EMIFA

根据习惯,还是先贴图,框图总给人一目了然的感觉。




这是官方文档给出的EMIFA模块的接口示意图,乍一看,复杂的很。好多引脚而且还有好多复用。没关系,我们再贴一张,你就会感觉轻松很多了。





这一张图首先是把EMIFA模块的接口分了类,然和呢,我把在与FPGA通信场合下所需要使用的管脚使用红色框框标注了出来。是不是少了很多呢。归纳一下标注的管脚,如下:


  • AED[63:0]        64位数据总线
  • AEA[19:0]        20位地址总线(Optional)
  • ACE2              片选信号(低有效)
  • AECLKOUT      时钟信号
  • ASWE             写使能(低有效)
  • ASRE               读使能(低有效)

(注:应用场合是DSP读FPGA内部RAM中的图像数据,其他场合续根据情况调整)


由于FPGA的可编程性,使得一切从DSP看来简单了许多。因为DSP面对的“存储器”显得格外智能。甚至连地址线都可以不需要。

下面,我们来一一分析上述的信号。


  • 首先,应该是片选信号CE。这里不得不提到DSP的地址空间。下图是DSP6455的EMIFA映射情况




从图中可以看出:
  • EMIFA共支持4个外部存储器,比如可以把CE2分配给FPGA,CE3分配给SRAM,CE4分配给FLASH等。
  • 每个外部存储器的寻址空间大小是8MB。20根地址线即2的20次方,也就是1MB,此外由于数据总线是64位的,故对应的寻址空间是8MB

由于FPGA内部时序逻辑可以产生地址,所以我们可以不使用地址线。这样,下面的事情就简单了。只要把CE2管脚和FPGA的某一个通用IO口连上即可。
在读取FPGA内部RAM数据时告诉EDMA要读取的数据的基地址是0xA0000000,以及读取的数据的长度即可。



  • 第二个信号,ECLKOUT,即时钟信号的。因为FPGA工作是需要时钟激励的,没有时钟信号怎么产生地址逻辑呢?此外,时钟频率不能过高,要考虑到FPGA芯片的能力。OK,因为有了同步时钟,所以EMIFA模块的工作模式也就确定了,即同步工作模式


  • 第三个信号,包括2个,即ASRE,ASWE。更熟悉的叫法是RE,WE。读使能和写使能。这个就不赘述了。


  • 第四个信号,数据总线&地址总线。也不赘述了。


经过上面的分析,我们可以简要的画出FPGA与DSP的连接图:








在连接的思路清晰之后,我们可以开始配置EMIFA的寄存器了。

其实也就只有1个比较重要的寄存器,即CEnCFG。该寄存器有两套完全不同的配置分别对应于同步存储器模式和异步存储器模式。由于FPGA内部RAM工作于同步模式,故我们来看一下同步模式下该寄存器的配置。






SSEL设置为1时,表示该CE对应同步模式的外部存储器。
在与FPGA连接时,主要考虑以下四个参数:
R_ENABLE设置SRE/SADS管脚功能
值为   1管脚功能为SRE,即Read Enable
值为   0管脚功能为SADS



W_LTNCY写延时周期
值为   000周期延时
值为   011周期延时
值为   102周期延时
值为   113周期延时



R_LTNCY读延时周期
值为   011周期延时
值为   102周期延时
值为   113周期延时



读延时:当CE和RE同时为低电平后,表示DSP开始读FPGA的RAM,经过R_LTNCY个ECLKOUT周期后第一个数据出现在数据总线上

SBSIZE数据位宽
值为   008位数据总线
值为   0116位数据总线
值为   1032位数据总线
值为   1164位数据总线



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EMIFA之CSL




使用CSL配置EMIFA模块时,主要的步骤如下:



  • l  1. 使能设备EMIFA模块
  • l  2. 配置CEnCFG寄存器
  • l  3. 初始化EMIFA模块
  • l  4. 打开EMIFA模块
  • l  5. 把2中配置的参数设置到打开的EMIFA模块中


 
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