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纯净的硅(中级)

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Vivado简单逻辑门工程-工程新建及RTL分析 [复制链接]

好久没帖了,今天来一个,哈哈
设计中使用vivado,VHDL编程
FGPA开发流程如下
可通过两种方式启动vivado,Tcl控制台或者GUI,类似于现在windows操作和过去的Dos操作,tcl命令太长了,参考官网吧
按照“工程命名”-“工程类型”-“器件选择”步骤进行,我的如图,综合实现已完成

添加设计源文件,定义3个端口a、b、z,代码如下,进行6种常用运算,z输出结果
  1. entity top is
  2.     Port ( a : in STD_LOGIC;
  3.            b : in STD_LOGIC;
  4.            z : out STD_LOGIC_VECTOR (5 downto 0));
  5. end top;
  6. architecture Behavioral of top is
  7. begin
  8. z(0)<=a and b;
  9. z(1)<=a nand b;
  10. z(2)<=a or b;
  11. z(3)<=a nor b;
  12. z(4)<=a xor b;
  13. z(5)<=a xnor b;
  14. end Behavioral;
复制代码



RTL分析后网表,几种逻辑符号清楚,符合程序程序要求



输出日志部分:
Report Cell Usage:
+------+-----+------+
|      |Cell |Count |
+------+-----+------+
|1     |LUT2 |     6|
|2     |IBUF |     2|
|3     |OBUF |     6|
+------+-----+------+

Report Instance Areas:
+------+---------+-------+------+
|      |Instance |Module |Cells |
+------+---------+-------+------+
|1     |top      |       |    14|
+------+---------+-------+------+



后面就是综合分析了
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