vhdl编译错误

杭州康芯小马

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LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;

ENTITY fdiv2 IS
   PORT (
      CLK   : IN STD_LOGIC;
      PM    : OUT STD_LOGIC;
      D     : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
      DOUT  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
      RST   : IN STD_LOGIC
   );
END fdiv2;

ARCHITECTURE trans OF fdiv2 IS
   SIGNAL Q1   : STD_LOGIC_VECTOR(3 DOWNTO 0);
   SIGNAL FULL : STD_LOGIC;
   SIGNAL LD   : STD_LOGIC;
BEGIN
   PROCESS (CLK, LD, RST)
   BEGIN
      IF ((NOT(RST)) = '1') THEN
         Q1 <= "0000";
         FULL <= '0';
      ELSIF (LD = '1') THEN
         Q1 <= D;
         FULL <= '1';
      ELSIF (CLK'EVENT AND CLK = '1') THEN
         Q1 <= Q1 + "0001";
         FULL <= '0';
      END IF;
   END PROCESS;

   LD <= to_stdlogic((Q1 = "0001"));
   PM <= FULL;
   DOUT <= Q1;

END trans;

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占楼

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别沉啊

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LD <= to_stdlogic((Q1 = "0001"));提示to_stdlogic 没有定义