msp430在何处可以找到 BSDL 文件来构建 JTAG 链？

Aguilera

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在何处可以找到 BSDL 文件来构建 JTAG 链？
所有 MSP430 均具有仅用于程序开发与快闪编程的 JTAG 接口。但这个 JTAG 接口并不 完全与 IEEE 1149.1 兼容。例如，任何 MSP430 均没有边界扫描单元 (Boundary Scan Cell)。我们仅支持所需的命令 BYPASS，但不支持其它所需的命令：EXTEST 与 SAMPLE/PRELOAD。
结论：
任何 MSP430 器件都没有 BSDL 文件。

您不能 将 MSP430 与其它器件一起放入 JTAG 链中。

msp430在除 32.768kHz 以外的其它晶振频率下运行 MSP430
答： MSP430x3xx 器件经过专门设计，可以使用 32kHz 钟表晶振，然后从独立、内部数字控制振荡器 (DCO) 生成内部高速主时钟 (MCLK)。MCLK 通过使用内部锁频环 (FLL) 电路，可以根据用户设定的值在 MSP430x3xx 器件中自动趋于稳定。
MSP430x1xx 与 MSP430x4xx 器件具有一个可接受 32kHz 或高速晶振的晶体振荡器。某些MSP430x1xx 与 MSP430x4xx 另外还有一个仅可接受高速晶振的晶体振荡器。这可以同时连接一个或两个晶振，并且每个晶振仅在必要时使用。
MSP430x1xx 与 MSP430x4xx 器件还具有可产生高速时钟（与任何晶振无关）的可编程内部 DCO。在 MSP430x4xx 器件中，FLL 还可根据类似于 MSP430x3xx 器件的许多外部 32kHz 晶振使 DCO 趋于稳定。如欲了解不同时钟电路与器件的具体特性及功能，敬请参阅数据表及用户指南。

msp430如何处理未使用的 I/O 引脚？
答： 导致耗流量高于预期值的一个问题是打开输入。为了防止打开输入，请对未使用的 I/O 引脚使用以下解决方案之一：
将未使用的 I/O 切换到输出模式
将未使用的输入连接到 VCC 或 VSS
通过电阻器将未使用的输入连接到 VCC 或 VSS
提示：
将未使用的引脚 Test/Vpp 连接到 VSS (GND) 是一种很好的设计实践。如果将引脚 Test/Vpp 路由到 JTAG 连接器以进行调试，则外部下拉电阻器将提高 EMI/EMC 性能。