vrilog下，有什么办法可以简便地对相同的模块赋不同的初值？

jetlin1992

vrilog下，有什么办法可以简便地对相同的模块赋不同的初值？ [复制链接]

需要做一个含24个计数器的小应用，每个计数器的结构是一样的，但是初始值不相同，有什么办法可以简便地对相同的模块赋不同的初值？
parameter可以作为模块的输入吗？？

module CPS_PWM(CLK,Uref,PWM);
        parameter counter_limit = 1000000;
        parameter Dir1 = 0, Dir2 = 0, Dir3 = 1, Dir4 = 1, Dir5 = 0, Dir6 = 1, Dir7 = 1, Dir8 = 0;
       
        input CLK;
        input[15:0] Uref;
        output[7:0] PWM;
        wire[15:0] C1,C2,C3,C4;//P arm CPS
        wire[15:0] C5,C6,C7,C8;//N arm CPS       
       
        UD_Counter UD1(CLK,Dir1,C1,0,Dir1);
        UD_Counter UD2(CLK,Dir2,C2,(counter_limit/2)/2,Dir2);
        UD_Counter UD3(CLK,Dir3,C3,(counter_limit/2),Dir3);
        UD_Counter UD4(CLK,Dir4,C4,(counter_limit/2)*3/2,Dir4);
       
        UD_Counter UD5(CLK,Dir5,C5,(counter_limit/2)/4,Dir5);
        UD_Counter UD6(CLK,Dir6,C6,(counter_limit/2)*3/4,Dir6);
        UD_Counter UD7(CLK,Dir7,C7,(counter_limit/2)*5/4,Dir7);
        UD_Counter UD8(CLK,Dir8,C8,(counter_limit/2)*7/4,Dir8);

       
endmodule

module UD_Counter(CLK,Dir,Counter_ini,Dir_ini);
        input CLK;
        reg Dir;
        reg[15:0] Counter;
       
        initial
        begin
                Counter = Counter_ini;
                Dir = Dir_ini;
        end
       
        always@ (posedge CLK)
        begin
                if(Dir == 0)
                        Counter = Counter + 1;
                else
                        Counter = Counter - 1;
        end
endmodule

白丁

可以参考一下这篇帖子https://bbs.eeworld.com.cn/thread-475866-1-1.html

jetlin1992

白丁 发表于 2017-6-24 11:22
可以参考一下这篇帖子https://bbs.eeworld.com.cn/thread-475866-1-1.html

谢谢