testbench设置的问题

平漂流

testbench设置的问题 [复制链接]

如图，看Verilog仿真视频教程里面，在testbench设置时候，直接复制“blocking_vlg_tst”到top level module in test bench，在testbench name里面就自动生成“blocking_vlg_tst”，然后别人就把testbench name改成“blocking”。后来我在仿真的时候，没有更改testbench name直接是“blocking_vlg_tst”，居然也可以仿真出来，所以想问一下，到底要不要改这个testbench name。。。。我的工程名是blocking，文件是blocking.v

杭州康芯小马

高版本的modelsim这两者只要设置同一个就可以了，设置上面的下面的自动同步。

平漂流

杭州康芯小马 发表于 2017-5-22 10:22
高版本的modelsim这两者只要设置同一个就可以了，设置上面的下面的自动同步。

我是用的quartus14.1，集成了modelsim。testbench name不管是blocking_vlg_tst还是blocking，最后都能仿真。ps:  blocking_vlg_tst是top level module in test bench。仿真文件是blocking.vt