ISE支持MAX V 系列的芯片么？

duanxianzhuang

ISE支持MAX V 系列的芯片么？ [复制链接]

新手求助  ISE支持MAX V 系列的芯片么？

00750

不支持，两家公司的东西。

duanxianzhuang

00750 发表于 2017-4-5 21:03
不支持，两家公司的东西。

我现在有一个MAX V系列的CPLD     程序用modulesim 线下仿真实现没有问题，但是下载到硬件芯片里功能不实现，有没有哪个软件可以在线调试的？？？ 好人一生平安  谢谢啦

zombes

altera公司的开发软件是quartus，从13.0开始貌似都支持。

00750

duanxianzhuang 发表于 2017-4-5 21:21
我现在有一个MAX V系列的CPLD     程序用modulesim 线下仿真实现没有问题，但是下载到硬件芯片里功能不实 ...

singnaltap应该不支持MAX V系列的CPLD，如果是FPGA还好办。楼主的问题可能是时序导致的，你可以试试在modelsim中做下后仿真，可能问题就找到了。

duanxianzhuang

zombes 发表于 2017-4-5 21:32
altera公司的开发软件是quartus，从13.0开始貌似都支持。

好吧  我的是11.0的 怪不得

duanxianzhuang

00750 发表于 2017-4-6 09:32
singnaltap应该不支持MAX V系列的CPLD，如果是FPGA还好办。楼主的问题可能是时序导致的，你可以试试在mod ...

嗯  我用后放在试了一下确实不一样     复位低电平有效   按道理应该复位变低   CS、 Dclock就变化的   可是后仿真时这样的 ，时序问题？

duanxianzhuang

00750 发表于 2017-4-6 09:32
singnaltap应该不支持MAX V系列的CPLD，如果是FPGA还好办。楼主的问题可能是时序导致的，你可以试试在mod ...

图1.4是后仿真             2.3是功能仿真

00750

duanxianzhuang 发表于 2017-4-7 09:45
嗯  我用后放在试了一下确实不一样     复位低电平有效   按道理应该复位变低   CS、 Dclock就变化的    ...

CS、 Dclock与reset不同步是由于门以及布线延迟造成的，这个只能优化，或者试试调整外部配合芯片的时序来适应这个情况。另外，你的时钟频率是多少啊？感觉频率很高呢？

duanxianzhuang

00750 发表于 2017-4-7 12:53
CS、 Dclock与reset不同步是由于门以及布线延迟造成的，这个只能优化，或者试试调整外部配合芯片的时序 ...

额 不好意思，我犯糊涂了，晶振没那么高，改过之后仿真没问题了，那我就不太懂了，后仿真也没有问题，为什么实际硬件电路还是不行呢

TANG20051008

验证你的电路板没有问题；用一个最简单的小程序去试试，能不能工作；这样就大体可以确定IC的工作环境没问题；IC也是好的；