DSP工程高速接口传统总线的问题

Aguilera

DSP工程高速接口传统总线的问题 [复制链接]

      传统总线多采用并线总线的工作方式，这类总线一般分为三组：数据线，地址线和控制线。实现此类总线互连的器件所需引脚数较多，例如对于64位数据宽的总线，一般由64根数据线，32－40根地址线以及30根左右的控制线，另外由于半导体制造工艺的限制还要加上一定数量的电源引线和地线，总共会有约200根左右的引线，这给器件封装、测试、焊接都带来了一些问题，如果要将这种总线用于系统之间的通过背板的互连，由此带来的困难就可想而知。

        为了提高总线的传输能力，传统总线多采用增加数据总线的宽度或是增加总线的频率的方式来实现。如PCI总线支持25M、33M、50M、66M的工作频率，PCI－X总线是在PCI总线结构的基础上进得到的一种总线结构，在硬件和软件上兼容PCI总线，PCI－X总线可以支持32bit、64bit的总线，其工作频率为66M、133M，对于64bit的PCI－X，如果其总线工作频率为133MHz，其峰值传送带宽可达到133×64bit=8.512Gbps。目前PCI－X也有一些版本定义了总线频率为266MHz或者533MHz的总线，另外也有一些总线定义了数据宽度为128bit 或是256bit的总线，但很少有人会选用这样的总线，因为增加总线频率和数据带宽虽然一定程度上满足了人们对高速数据传送的需求，但同时也带来了一些新的问题。更宽的总线导致器件引脚数的增加，从而增加封装尺寸，当然带来成本上的增加。

        另一个问题是当总线的工作频率超过133MHz时，很难在一条总线上支持超过两个外部设备，在总线上增加器件相当于增加容性负载，而容性负载的增加意味着装载或排空电荷使总线达到所需的额定电平的时间增长，信号的上升和下降时间的增长会限制总线的工作频率。对于并线总线的另一个问题是时钟与信号的偏移容限的问题，对于这样一组并行信号线的集合，信号的采样是取决于时钟信号的上升沿或是下降沿，这样对于信号的跳变和时钟的跳变时刻的时间差就有一个上限值，随着速率的升高，布线长度、器件门电路自身的翻转时间都会影响总线的速率。

       用于处理器之间互连以及背板互连的另一个主要技术是以太网，近些年来，以太网在存储、电信、通讯、无线、工业应用以及嵌入式应用中得到大量的应用，现有的成熟的硬件和协议栈降低了开发的复杂性和产品的开发成本。但是在局域网和广域网中得到很好应用的以太网用于这种芯片级或是板极的系统互连显示出了低效率、高延时的特性，QOS需要高层软件的参与，造成软件模块化结构不清晰。尤其是当背板的传输速率从1Gbps增加到10Gbps时，增加的处理要求已经超出了以太网的能力。