FPGA检测不到总线上发的数据

whllieying

FPGA检测不到总线上发的数据 [复制链接]

波形中的4号线为wr，片选信号一直为低，15/14/13/12分别为datain【0】、datain【1】、datain【2】、datain【3】，其中datain【0】一直为高电平，datain【1】一直为低电平，datain【2】常态为高，但是会出现负跳变，datain【3】常态为低，会出现正跳变。data数据为CPU给fpga发送的常数5,。问题是：1.发送的是定值5，为什么有的信号线持续为一个电平，而有的会有跳变？  2.利用时钟上升沿检测数据，从上升沿到数据线上的数据变化，持续的时间为88ns，在此期间内肯定能够采到稳定的数值，但是为什么下边四根测试线显示的并不是常数5的结果，而是others的结果？经过老师傅的分析，说是可能是数据线上的数据并不稳定，示波器的测试频率不能够发现信号短时间的突变，导致示波器显示的是5，而fpga抓到的数据不是5.大神怎么看？

yufanyufan77

看不懂 好牛啊

adler

看看代码生成的结构，沿触发的应该是寄存器结构的，不是组合逻辑电路，后者是不能保持信号的

whllieying

adler 发表于 2017-3-11 00:55
看看代码生成的结构，沿触发的应该是寄存器结构的，不是组合逻辑电路，后者是不能保持信号的

和这个没关系