vivado学习1-调用及例化IP出错

suoma

vivado学习1-调用及例化IP出错 [复制链接]

好久没摸软件了，三天不看代码就觉得手生

新建工程，芯片选择如下，Artix-7 系列

Artix-7 系列：相对于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半， 成本降低了 35%，采用小型化封装、统一的 Virtex 系列架构，能满足低成本大批量市场的性能要求，这也正是此前 ASSP、ASIC 和低成本 FPGA 所针对的市场领域。
工程创建好后，选择add source，创建顶层文件

IO定义

打开top.v,可以看到自动补充的代码

选择“IP catalog”中的“clocking wizard ”，调用IP-PLL时钟，配置时钟

ip sources下生成clk_viz_0.veo文件，打开，将新生成的PLL代码复制到顶层Verilog文件，如下，添加部分信号声明

选择DDS complier，主系统时钟200M，最终如下

生成dds_complier_0.veo，打开，将新生成的dss代码复制到顶层Verilog文件，如下，


后面就是功能仿真、时钟约束、管脚锁定等步骤，但是编译报错了，如下

什么问题？