verilog中阻塞与非阻塞赋值

一纸玫瑰 · 2016-10-23 13:12 上传

verilog中阻塞与非阻塞赋值 [复制链接]

Verilog基础

一、逻辑运算符

1、逻辑与 && 其结果为非0即1

a= 4’b1001 b = 4’b1010

a&& b = 1(因为a为真，b为真，所以其结果为真)

2、按位与 & 其结果为位与结果

a= 4’b1001 b = 4’b1010

a& b = 4‘b1001 & 4‘b1010 = 4‘b0000

3、位与操作 & 其结果为非0即1

C= 4‘b1011

D= &c = c[0] & c[1] & c[2] & c[3] = 0;

即一个数字如果其所有为不是全为1，那么该数的位与（&）为0.

4、或逻辑类似。

二、wire（线）

Wire用在where

1、端口处（input必须用wire，，output可用wire可用reg（取决于output将要在什么语句中输出））。

2、assign语句中必须用 wire。

白丁 · 发表于2016-10-23 13:40

多谢楼主分享

一纸玫瑰 · 发表于2016-10-23 20:30

白丁发表于 2016-10-23 13:40
多谢楼主分享

互相交流

lising · 发表于2016-10-23 21:07

谢谢分享！

努力生活的我_ · 发表于2016-10-28 11:58

基础太重要了

一纸玫瑰 · 发表于2016-10-30 19:39

努力生活的我_ 发表于 2016-10-28 11:58
基础太重要了

建议关注一下tb中的阻塞赋值和非阻塞赋值直接影响我们仿真的错与对