社区首页
★ 社区积分制度 ★ 新手必读 ★ 申请版主★
 

论坛

切换旧版
返回列表 发新帖 回复
阅 2809|回 2
Maxwell_CZH

59

帖子

0

TA的资源

一粒金砂（中级）
楼主
发表于2016-8-22 19:01 只看该作者
 

verilog设计求助 [复制链接]

我现在需要先从sdram取16个数据存入一个16个深度的数组，然后该数组的第四个数作为判断依据设定工作方式，编程方式如图所示。综合后会出现很多警告，主要是出现combination loops，不知道我设计出现了什么错误，有没有一个好的方法能够解决这个问题。谢谢~
Altera

QQ截图20160822185928.png (21.8 KB, 下载次数: 0)

QQ截图20160822185928.png
此帖出自FPGA/CPLD论坛

最新回复

reallmy
always@(*)是组合电路用‘=’号赋值！！！  详情 回复 发表于 2016-9-8 11:03
点赞 关注
 
FPGA论坛  CPLD论坛  FPGA教程
回复
举报
reallmy

59

帖子

0

TA的资源

一粒金砂（中级）
沙发
发表于2016-9-8 11:03 只看该作者
 
always@(*)是组合电路用‘=’号赋值！！！
此帖出自FPGA/CPLD论坛

点评

Maxwell_CZH
并不是这个原因。原因在于组合逻辑的输出作为输入的一个选择，在第一个always语句中去掉rst部分就ok了  详情 回复 发表于 2016-9-15 09:28
 
 
FPGA培训  FPGA设计  verilog教程
回复
举报
Maxwell_CZH

59

帖子

0

TA的资源

一粒金砂（中级）
板凳
 楼主| 发表于2016-9-15 09:28 只看该作者
 
reallmy 发表于 2016-9-8 11:03
always@(*)是组合电路用‘=’号赋值！！！

并不是这个原因。原因在于组合逻辑的输出作为输入的一个选择，在第一个always语句中去掉rst部分就ok了
此帖出自FPGA/CPLD论坛
 
 
 
回复
举报
返回列表 发新帖 回复
您需要登录后才可以回帖 登录 | 注册

活动 更多>>
开源项目 更多>>
随便看看
查找数据手册?
搜索

EEWorld Datasheet 技术支持

热门标签
相关文章 更多>>
新帖速递
关闭
站长推荐上一条 1/7 下一条

 
EEWorld订阅号

 
EEWorld服务号

 
汽车开发圈

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关： 国产芯 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

用户热搜：

北京市海淀区中关村大街18号B座15层1530室 电话:(010)82350740 邮编：100190

电子工程世界版权所有 京B2-20211791 京ICP备10001474号-1 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2025 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表