sdram时序约束

Maxwell_CZH

sdram时序约束 [复制链接]

 有个问题请教，在sdram端口时序约束的时候，应该对sdram_clk这个输出端口怎么约束呢，是像data端口哪样还是有不同

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楼主 下面的供你参考
create_generated_clock -name sdram_clk -source [get_pins {MAIN_PLL|altpll_component|auto_generated|pll1|clk[3]}] -offset 0.5 [get_ports {MEM_CLK}]

set_input_delay -clock sdram_clk -max [expr 5.5 + 0.6] [get_ports {MEM_DATA

}]
set_input_delay -clock sdram_clk -min [expr 2.0 + 0.4] [get_ports {MEM_DATA

}]
set_output_delay -clock sdram_clk -max [expr 1.5 + 0.6] [get_ports {MEM_DATA

MEM_ADDR

MEM_BA

MEM_nCS MEM_nRAS MEM_nCAS MEM_nWE}]
set_output_delay -clock sdram_clk -min [expr -1.0 + 0.4] [get_ports {MEM_DATA

MEM_ADDR

MEM_BA

MEM_nCS MEM_nRAS MEM_nCAS MEM_nWE}]

https://www.altera.co.jp/ja_JP/pdfs/literature/an/an438.pdf