求助：用modelsim仿真浮点数除法IP核

huangfujing

求助：用modelsim仿真浮点数除法IP核 [复制链接]

用modelsim仿真浮点数除法IP核，输入数据a为4，b为2，输出的波形确是下面这样，请问是什么原因？？

依然爱你·

没有试过，不过不懂里边的U是什么，你是什么格式输出的呢

5525

也没看你具体浮点的数据格式，如果按你说“输入数据a为4，b为2”， 第三个上升沿，result的值跟b的第一个沿的数据一样，2?
结果貌似ok. 有延时而已，可以理解。

huangfujing

5525 发表于 2016-5-19 21:06
也没看你具体浮点的数据格式，如果按你说“输入数据a为4，b为2”， 第三个上升沿，result的值跟b的第一个沿 ...

大神，我做矩阵分解，这是其中一个小单元，本次输出的d要写入到ram中，然后控制ram的读写，下次计算再从ram中读取数据，我不知道要去怎么控制啊，可不可以给个思路？

5525

huangfujing，你好，图都有了就不难了。
确认一下细节。
1 Irk, Arr, 是连续的数据流进来的吗？
2 初期值，开始只有FIFO_a0里面有数据，FIFO1, 2, 3,的输出怎么处理？
3 RAMd, 为什么不是FIFO，就数据流上看，没看到它的特别用途？
4 Dr的后级设备怎么拿数据
5 针对输入输出能画个简单的时序图，就好了

5525

楼主你模块图有点复杂，我重画了一下，供你参考。
不瞒你说，这个画的第五个啦。

huangfujing

5525 发表于 2016-5-20 22:09
楼主你模块图有点复杂，我重画了一下，供你参考。
不瞒你说，这个画的第五个啦。

因为从fifo_a0里面输出的数据是一个数据，但是一直维持，我希望的是，ram中的一个地址写入这个数据，剩下的地址对应的数据都写入0，然后在进行其他的计算，我不是很会控制ram的读写。

5525

1. 如果FIFO和RAM里面的数据只有一个，其他都是0的话，
   直接用寄存器定义就好了，
   if (要第一个数据)
      dout <= save_dat;
    else
      dout <= 0;

2. FIFO里面要维持数据的话，这个不符合FIFO的特性，可以用RAM

3. RAM 就A_WR, A_ADR, A_WR_DAT, A_RD_DAT，时序也简单
    做PIPELINE 直接用 双口RAM好了，扩展性好