Xilinx FPGA设计权威指南

白丁

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《EDA工程技术丛书:Xilinx FPGA设计权威指南》系统、全面地介绍了基于Xilinx可编程逻辑器件设计的方法、理论和应用。全书共分14章，内容包括Xilinx可编程逻辑器件设计流程导论、Xilinx可编程逻辑器件结构及分类、HDL高级设计技术、基于HDL的设计技术、基于原理图的设计输入、设计综合和行为仿真、设计实现和时序仿真、设计下载、ChipScope Pr0调试工具、可重配置技术基础、处理器系统可重配置实现、基于ISE的数/模混合系统设计、基于双摄像头的HDMl视频系统的实现和基于System Generator的数字系统建模。《EDA工程技术丛书:Xilinx FPGA设计权威指南》参考了Xilinx大量的最新设计资料，内容新颖，理论与应用并重，介绍了Xilinx可编程逻辑器件的许多新的设计方法和设计技术，并将这些设计方法和设计技术有机贯穿于完整的设计流程中。

第1章Xilinx FPGA设计流程
1.1设计流程
1.2设计输入和综合
1.2.1层次化设计
1.2.2原理图输入
1.2.3HDL输入和综合
1.3设计实现
1.3.1FPGA设计实现
1.3.2CPLD设计实现
1.4设计验证
1.4.1仿真
1.4.2静态时序分析
1.4.3电路验证
1.5IP核复用技术
1.5.1IP核分类
1.5.2IP核优化
1.5.3IP核生成
第2章Xilinx FPGA结构及分类
2.1CPLD原理及结构
2.1.1功能块
2.1.2宏单元
2.1.3快速连接矩阵
2.1.4输入输出块
2.2FPGA原理及结构
2.2.1查找表结构及功能
2.2.2可配置逻辑块
2.2.3时钟资源和时钟管理单元
2.2.4块存储器资源
2.2.5互联资源
2.2.6专用的DSP模块
2.2.7输入输出块
2.2.8吉比特收发器
2.2.9PCI?E模块
2.2.10XADC模块
2.3Xilinx可编程逻辑器件分类
2.3.1Xilinx CPLD芯片介绍
2.3.2Xilinx FPGA芯片介绍
2.3.3Xilinx最新一代7系列
2.4Xilinx配置存储器
2.4.1平台Flash在系统可编程PROM
2.4.2平台Flash高密度存储和配置器件
第3章HDL高级设计技术
3.1HDL语言
3.1.1HDL语言设计FPGA的优势
3.1.2使用HDL语言设计FPGA
3.2混合语言设计支持
3.3层次化设计
3.3.1层次化设计的优缺点
3.3.2在分层设计中使用综合工具
3.4选择数据类型（只限于VHDL）
3.4.1使用std_logic(IEEE 1164)
3.4.2声明端口
3.4.3端口声明中的数组
3.5使用'timescale指令（只限于Verilog）
3.6if和case描述比较
3.6.1if设计描述
3.6.2case设计描述
3.6.3避免出现锁存器
3.7逻辑结构设计
3.7.1逻辑结构的分类及实现
3.7.2数字信号处理中的逻辑结构
3.8逻辑复制和复用技术
3.8.1逻辑复制技术
3.8.2逻辑复用（共享）技术
3.9并行和流水技术
3.9.1并行设计技术
3.9.2流水设计技术
3.10同步和异步单元处理技术
3.10.1同步单元处理技术
3.10.2异步单元处理技术
3.11控制信号
3.11.1置位、复位和综合优化
3.11.2使用时钟使能引脚代替门控时钟
3.11.3转换门控时钟到时钟使能
3.12寄存器/锁存器和RAM的初始状态
3.12.1寄存器和锁存器的初始化状态
3.12.2RAM的初始化状态
3.13有限自动状态机设计
3.13.1有限状态机分类
3.13.2有限状态机设计
3.14存储器的实现
3.14.1推断RAM
3.14.2例化RAM
3.15移位寄存器的实现
3.15.1基于SRL的移位寄存器的实现
3.15.2基于BRAM的移位寄存器的实现
3.16多路复用器的实现
3.17I/O寄存器的实现
3.18算术运算的实现
3.18.1HDL对符号/无符号运算的描述
3.18.2FPGA内算术运算实现的方法
3.19扩展的DSP推断
3.20计数器和累加器的实现
3.21属性/约束及传递
3.21.1属性及传递
3.21.2约束及传递
3.22例化元件和FPGA原语
3.22.1例化FPGA原语
3.22.2例化核生成器模块
第4章基于HDL设计输入
4.1Xilinx ISE Design Suite介绍
4.2ISE开发平台主界面及功能
4.3设计内容和设计原理
4.4创建工程
4.5添加设计文件
4.5.1添加计数器模块
4.5.2添加分频器模块
4.5.3添加顶层设计模块
第5章基于原理图的设计输入
5.1设计内容和设计原理
5.2创建工程
5.3添加已存在的设计文件
5.4生成所添加文件的RTL符号
5.5创建原理图文件
第6章设计综合和行为仿真
6.1设计综合
6.1.1行为综合描述
6.1.2基于XST的综合
6.1.3综合属性参数功能
6.1.4综合属性参数设置
6.1.5设计综合和综合结果分析
6.1.6原理图符号的查看
6.2行为仿真的实现
6.2.1测试向量
6.2.2基于ISim的行为仿真实现
第7章设计实现和时序仿真
7.1实现过程
7.2设计约束原理
7.2.1时序约束原理
7.2.2引脚和面积约束原理
7.3引脚约束的实现
7.4时序约束的实现
7.5实现属性参数设置选项功能
7.5.1翻译属性
7.5.2映射属性
7.5.3布局布线属性
7.5.4映射后静态时序报告属性
7.5.5布局布线后静态时序报告属性
7.5.6仿真模型属性
7.6设计翻译
7.7设计映射
7.7.1设计映射原理
7.7.2设计映射的实现
7.7.3映射后时序分析
7.8布局布线
7.8.1布局布线流程
7.8.2布局布线的实现
7.8.3布局布线结果的查看
7.8.4分析时序/布局设计
7.9时序仿真实现
7.9.1时序仿真
7.9.2使用ISE仿真器进行时序仿真
7.10XPower功耗分析
第8章设计下载
8.1可编程逻辑器件配置接口
8.1.1JTAG配置模式
8.1.2串行模式
8.1.3SelectMAP配置模式
8.1.4SPI模式
8.1.5主BPI模式
8.2配置属性
8.2.1通用选项
8.2.2配置选项
8.2.3启动选项
8.2.4回读选项
8.2.5加密选项
8.2.6停止/唤醒选项
8.3编程文件生成
8.4使用JTAG模式配置器件
8.5使用BPI模式配置器件
8.5.1生成BPI存储器配置文件
8.5.2编程BPI文件到BPI存储器
8.6使用SPI模式配置器件
第9章ChipScope Pro调试工具
9.1ChipScope Pro调试工具
9.2ChipScope Pro核
9.2.1ICON核
9.2.2ILA核
9.2.3VIO核
9.2.4ATC2核
9.2.5IBERT核
9.3ChipScope Pro核插入器使用
9.3.1ISE中添加核插入器文件
9.3.2ChipScope Pro核插入器特性
9.3.3片内逻辑分析仪的使用
第10章可重配置技术
10.1可重配置
10.1.1可重配置的概念
10.1.2可重配置的特点
10.1.3可重配置的典型应用
10.1.4细粒度部分可重配置支持
10.1.5ISE软件使能部分可重配置设计
10.1.6管理动态设备重配置
10.1.7可重配置术语
10.2部分可重配置设计流程
10.2.1创建PlanAhead工程
10.2.2定义可配置分区
10.2.3添加可配置的模块
10.2.4定义可重配置的分区区域
10.2.5运行设计规则检查
10.2.6创建第一个配置
10.2.7创建其他配置
10.2.8运行PR验证
10.2.9产生比特文件
10.2.10创建映像文件并测试
10.3应用时序约束并实现分析
10.3.1综合HDL文件
10.3.2创建PlanAhead工程
10.3.3定义可重配置分区
10.3.4添加可重配置模块
10.3.5定义可重配置分区区域
10.3.6运行设计规则检查
10.3.7创建时序约束
10.3.8导入时序约束
10.3.9复位实现运行
10.3.10创建第一个配置
10.3.11创建其他配置
10.3.12运行PR_验证
10.3.13执行时序分析
10.3.14生成完整的和部分的比特文件
10.3.15创建映像文件并测试
第11章处理器系统可重配置实现
11.1使用ICAP实现重配置处理器外设
11.1.1创建一个处理器硬件系统
11.1.2创建PlanAhead工程
11.1.3定义可重配置分区
11.1.4添加可重配置模块
11.1.5定义可重配置分区区域
11.1.6运行设计规则检查
11.1.7创建第一个配置
11.1.8创建其他配置
11.1.9运行PR验证
11.1.10生成比特文件
11.1.11创建软件工程
11.1.12创建完整比特流PROM文件和编程BPI存储器
11.1.13在Flash中保存部分比特流
11.1.14测试和验证
11.2定制ICAP处理器重配置用户逻辑
11.2.1创建处理器硬件系统
11.2.2创建顶层设计
11.2.3创建PlanAhead工程
11.2.4添加ChipScope在线逻辑分析仪
11.2.5定义可重配置分区
11.2.6添加可重配置模块
11.2.7定义可重配置分区区域
11.2.8运行设计规则检查
11.2.9创建第一个配置
11.2.10创建其他配置
11.2.11运行PR验证
11.2.12生成比特文件
11.2.13创建软件工程
11.2.14创建完整比特流PROM文件和编程BPI
11.2.15在Flash中保存部分比特流
11.2.16使用ChipScope调试系统
11.3定制HWICAP重配置FSL外设
11.3.1创建处理器硬件系统
11.3.2创建PlanAhead工程
11.3.3定义可重配置分区
11.3.4添加可重配置模块
11.3.5定义可重配置分区区域
11.3.6运行设计规则检查
11.3.7创建第一个配置
11.3.8创建其他配置
11.3.9运行PR验证
11.3.10生成比特文件
11.3.11创建软件工程
11.3.12创建完整比特流PROM文件和编程BPI
11.3.13在Flash中保存部分比特流
11.3.14测试设计
11.4重配置音频滤波器
11.4.1创建处理器硬件系统
11.4.2创建PlanAhead工程
11.4.3定义可重配置分区
11.4.4添加可重配置模块
11.4.5定义可重配置分区区域
11.4.6运行设计规则检查
11.4.7创建第一个配置
11.4.8创建其他配置
11.4.9运行PR验证
11.4.10生成比特文件
11.4.11创建软件工程
11.4.12创建完整比特流PROM文件和编程BPI
11.4.13在Flash中保存部分比特流
11.4.14测试设计
第12章基于ISE的数字/模拟混合系统设计
12.1数字/模拟混合系统的设计
12.2模拟/数字混合系统的设计
12.2.1模拟/数字混合系统设计原理
12.2.2串行ADC转换器控制时序
12.2.3峰值和频率检测原理
12.2.4FPGA模拟/数字混合设计的实现
12.2.5设计综合和实现
12.2.6使用ChipScope Pro工具调试系统
12.3数字/模拟混合系统的设计
12.3.1数字/模拟混合系统设计原理
12.3.2串行DAC转换器原理及控制时序
12.3.3FPGA数字/模拟混合设计的实现
12.3.4设计综合和实现
第13章基于双摄像头的HDMI视频系统的实现
13.1VmodCAM的工作原理
13.1.1数字图像传感器功能
13.1.2数字图像传感器的控制
13.1.3VHDCI接口
13.1.4HDMI的工作原理
13.2基于FPGA的双摄像头控制器的实现
第14章基于System Generator的数字系统建模
14.1System Generator概述
14.2Xilinx Blockset和Xilinx Reference Blockset
14.2.1Xilinx Blockset
14.2.2Xilinx Reference Blockset
14.3System Generator设计流程的实现
14.3.1模型的建立
14.3.2模型参数的设置和仿真
14.3.3生成模型子系统
14.3.4模型HDL代码的生成和仿真
14.3.5协同仿真的配置及实现
14.4编译MATLAB到FPGA
14.4.1模型的设计原理
14.4.2MCode模型的建立
14.4.3系统模型的建立
14.4.4系统模型参数的设置
14.4.5系统模型的仿真
14.5FIR滤波器的设计与实现
14.5.1FIR滤波器设计原理
14.5.2生成FIR滤波器系数
14.5.3建模和仿真FIR滤波器
附录Nexys3的原理图
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