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littlestone08

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一粒金砂（初级）
楼主
发表于2016-2-2 10:07 只看该作者
 

FPGA中简单的使能问题奇怪现象，有图，请指教 [复制链接]

如图，想让一个使能控制，使能时计数，未使能时不计数，程序和在线如图，但在线图却与我想象的不一样，使能时时序中看是对使能的降沿进行了计数，为什么呢？程序到底错在哪里？
还有，我并不是想要一个计数功能，而是对ＩＦ语句不理解了，只是用计数作例子，希望有人能告诉我为什么这样的语句出来这样的时序，错在哪里，先谢谢大家了。
EE_FPGA

IMG_20160202_093352.jpg (715.67 KB, 下载次数: 0)

编译看的ＲＴＬ图

编译看的ＲＴＬ图

IMG_20160202_093454.jpg (1.25 MB, 下载次数: 0)

硬件的在线图

硬件的在线图

IMG_20160202_093534.jpg (1.15 MB, 下载次数: 1)

程序代码

程序代码
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lufei2qq
  详情 回复 发表于 2016-3-18 10:27
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littlestone08

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一粒金砂（初级）
沙发
 楼主| 发表于2016-2-3 12:48 只看该作者
 
自己解决了，原来的是信号看串了。
此帖出自FPGA/CPLD论坛
 
 
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lufei2qq

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一粒金砂（初级）
板凳
发表于2016-3-18 10:27 只看该作者
 
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littlestone08

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一粒金砂（初级）
4楼
 楼主| 发表于2017-11-24 11:32 只看该作者
 
来结贴了，原来我把原来的东西外面又封了一层，选错信号了
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