DDR3 的参考时钟问题

xiaoganer · 发表于2015-12-23 16:25

DDR3 的参考时钟问题 [复制链接]

采用DDR3 SDRAM Controller with UniPHY来控制DDR3，FPGA为stratix IV EP4SGX系列
1.Memory clock frequency 520MHz
2.设定PLL参考时钟为200 MHz
这个pll参考时钟，连接一个外部输入时钟时（这个时钟是200MHZ或25Mhz），正常工作
当这个200MHz时钟为altpll生成的一个时钟时，DDR3不工作。
那么PLL参考时钟有什么特殊要求吗？

xiaoganer · 发表于2015-12-24 10:36

怎么没有人回答？自己顶一个......继续等待高手

mayiqun720 · 发表于2015-12-24 16:30

ddr3 ip核里面有个pll,由你的ip核输入产生Memory clock，你这个实际上相当于pll级联了。就存在一个问题，布线是否可以通过。pll级联是有使用限制的，建议看一下datasheet。

phantom7 · 发表于2015-12-24 17:30

群里有位网友说：想知道PLL动没动抓一下locked信号就行了吧
希望对你有帮助

xiaoganer · 发表于2015-12-25 10:52

本帖最后由 xiaoganer 于 2015-12-25 11:01 编辑

mayiqun720 发表于 2015-12-24 16:30
ddr3 ip核里面有个pll,由你的ip核输入产生Memory clock，你这个实际上相当于pll级联了。就存在一个问题，布 ...

谢谢你的回答。昨天看了下warning,发现altpll生成的200MHz时钟有critical warning，就对.sdc文件进行修改，增加了这个信号的set clock group，critical warning消失，但是报的是Warning (332088): No paths exist between clock target "u_ddr3_fifo|unimaster_ver_inst|unimaster_ver_inst|pll0|upll_memphy|auto_generated|pll1|clk[6]" of clock "u_ddr3_fifo|unimaster_ver_inst|unimaster_ver_inst|unimaster_ver_p0_pll_config_clock" and its clock source. Assuming zero source clock latency.
，当我直接连接外部输入或者是板上晶振产生的时钟时，这个问题不存在。不知道pll级联的使用限制是多少，datasheet好长，都不知道看哪个参数。