【晚十点群直播】浅谈verilog 与VHDL

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VHDL  和  Verilog  是最常用的两个FPGA 设计的语言。
他们又有什么区别呢？从细节到深入，我们一起来讨论 verilog 与 VHDL 的区别。。。
22:00 分 准时开始讨论  请速速加群围观，，，，EEWORLD开发板置换群  309018200

稍后会将讨论内容整理到本帖中，欢迎大家跟帖讨论，

女神如此威武，果然是爱书的孩子：

小玉：vhdl据说更严谨，verilog更灵活，vhdl学起来更难深度迷茫：我喜欢VHDL 因为我的毕设就是拿它混过的
女神：我读书的时候好几个东西都是用的vhdl小玉：现在用verilog多一点吧，我选择verilog主要是跟风
女神：但是我任性，我就是爱vhdl
少年：我们来点营养的好么？？比如，，VHDL 综合能力比 verilog 强
女神：verilog像电子元件开始用起的
小玉： 比这个，那就是说，汇编跟c比综合
super：有点意思
小玉：我觉得综合能力忽略，为什么汇编没有c流行？是区别于应用的
女神：因为汇编不是按人类思维走， 因为汇编不是按人类的语言逻辑走的
小玉：混合语言编程的需要
super：写vhdl跟写作文似的，都是大长单词
小玉：别人的程序用vhdl写的，我看完之后觉得不行，自己用verilog写了一个，我每次写fpga的，我都先在心里默念，这是个并行的器件，尽量把并行部分剥离出来，我还是觉得verilog好一点，
女神：没办法我这个人比较喜欢呆板的，灵活的我hold不住，
super:都差不多，都是在描述逻辑电路而已
小玉：就比如说，c编译器，它也在发展，编译的结果越来越接近最优，那为什么程序员为什么要花那么多时间和精力去告诉一台傻瓜机器怎么动作，变，才有发展
墨迹：哲学





每天  22:00  每天一个话题，大家一起讨论，尽在 EEWORLD开发板置换群  309018200 欢迎你的加入。。。

lcofjp

挤挤。。

okhxyyo

请把我说得vhdl从芯片级开始用起的这句加上～谢谢～

白丁

哪里由细到深入了？为什么不讨论一下system verilog呢？

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白丁 发表于 2015-9-18 06:05
哪里由细到深入了？为什么不讨论一下system verilog呢？

  讨论着，总被歪楼  
你也进群吧，，今晚一起讨论。。。。。可好

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白丁 发表于 2015-9-18 06:05
哪里由细到深入了？为什么不讨论一下system verilog呢？

帖子名字已修改，，变为  浅谈 。。。

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