对 闩锁效应 的一些理解

hk6108

对 闩锁效应 的一些理解 [复制链接]

其实，正在运行的电路因受干扰或内部出错而僵住于某个状态（类似于电脑的死当），都可算是闩锁效应。

对于恒压源供电的电路，饱和闩锁是不允许的，若电源当恒流源，则截止性闩锁将造成灾难，可控硅及λ二极管都是双稳器件，在模块里头的电路，元件间的隔离通常使用PN结而不是绝缘物，这往往就凑合出「可控硅或λ二极管」来。
狭义的闩锁效应，是指CMOS或IGBT这类器件的 可控硅效应，这专题在网上的图解多的是，我只是把「可控硅」的画法改变，使它更像可控硅而矣（其实也可说是两个IGBT），或者说，是把CMOS跨接于SCS的两个闸极，
跟真正的可控硅一样，这「可控硅」很易受到电源过压（或骤增）的影响，这是闩锁效应的主流因素，但还有一点，按常理，CMOS是不该直通的，但如果有负载，则任何一只MOSFET开通都会有电流，这电流若然老老实实地在MOSFET里通过，那敢情是好，问题是沟道跟衬底一体且阻值相若，沟道电流或会往衬底扩散，任何一只MOSFET开通，这个「SCS」都会被触发，那么，即使不闩锁，电源也被短路！

ljj3166

闩锁效应是不是应该在版图设计初期就应该考虑呢？

wsmysyn

以前芯片在做可靠性测试的时候做过一些Latch-up的测试，也了解了一些原理。是楼主说的那种狭义的。网上资料也很多。找了一个比较形象的图描述latch-up原理。
IC的闩锁原理大概就是：IC电源地之间必定存在着若干寄生P-N-P-N（P+-NW-Psub-N+）结构的硅控整流器组件。IO to IO也是。当寄生的硅控整流器被触发导通，使得寄生PNP及NPN晶体管进入正反馈、低阻抗状态时，即使触发源移除，硅控整流器也会维持在闩锁状态，无法自行解除。直至烧毁器件。
触发源可能是过电压、过电流、快速变动的电压电流信号等任何不正常的状态。
一般IC都会有这个抗闩锁的指标。测试的时候一般分为I-test、Vsupply overvoltage。普通IOlatch-up current可以过400mA左右，5V IC电源过压可以到8V。
有公信力的工业标准有以下几个：1、EIA/JEDEC；2、美军标MIL-STD-883；3、AEC美国汽车电子协会。后两个标准中规定latch-up采用EIA/JEDEC标准。貌似就成了一个标准

wsmysyn

ljj3166 发表于 2015-9-12 10:11
闩锁效应是不是应该在版图设计初期就应该考虑呢？

应该是的，版图里面就有相关的电路等设计，抗ESD，闩锁等。都应该考虑在里面了。具体怎么设计不清楚

hk6108

为使pnpn四层器件可以触发关断或防止闩锁，引入了阴极或阳极短路法，
在IGBT中，须去除MOSFET的NPNBJT功能，短路要在阴极，在GTO中，需要足够高的通断增益(减小触发功率)，短路要在阳极，至于SCS嘛，对称器件对称处理，阴阳两极都短路了，
短路分流分的是功率电流，不能把讯号旁路，故此，短路点的位置，必须远离输入端，也就是说，如果是单个元件，短路跟闸极应各踞一端，若然是多胞体系，则间插排列，我所知的是那么多了。

hk6108

ljj3166 发表于 2015-9-12 10:11
闩锁效应是不是应该在版图设计初期就应该考虑呢？

当然是的，路修得不好还可重筑，半导体元件的打造是没有后悔药可吃的，设计错误或造坏了就只能弃掉。

qwqwqw2088

实际在MOS管的工作中，怎样判断闩锁效应，实际电路如果避免出现这种情况，
pnpn四层器件可以触发关断或防止闩锁，引入了阴极或阳极短路法，而一般的MOS管是怎个处理法？

hk6108

CMOS，IGBT及各种非闩锁型的PNPN晶体管 的防闩锁办法，由掺杂，构筑到使用方法都有，网上资料多的是，我没有新方案，至于MOSFET，应该是跟BJT样，三层架构要防也是防穿通吧？