请教：时钟上升沿采样不稳定问题

xyw

请教：时钟上升沿采样不稳定问题 [复制链接]

用verilog写的很简单的一段代码，大概是： reg[1:0] q；//q是调用IP核fifo产生的数据，默认是reg型输出吧 assign data_out={{4{q[0]}},{4{q[1]}}};//data_out是输出 数据是上升沿进、上升沿采的，前仿和后仿都没问题，但是下到FPGA里后，有几个采样点数据是错的，而且基本上是相差4,不知道为什么。估计是采样时采到不稳定的点了，可能是data_out[2]里的延时比其它位的长造成的。总之只能瞎猜，不知原因，现在十分着急，望高手帮忙解答一下，谢谢！

njlianjian

将延时去掉以后再看看

xyw

都down到FPGA里跑了，怎么去掉延时呢？ 麻烦楼上详细解释下，谢谢！

仙猫

采的是什么信号？ 信号是怎么进的？ 时钟是哪来的？（板上还是板外的？） 你怎么知道是采错了？ 相差4是什么意思？ ………………？ ……………？ …………？ ………？ ……？ …？ ？

xyw

整个模块的输入时钟是由板上的晶振产生的，采样时钟用的是最后一级模块的输出时钟（即输入时钟经过一定走线延时产生的），采的信号就是输出data_out,这些信号都映射到了板子的相应管脚上，然后把这些信号接到逻辑分析仪上观察，发现输出信号和理论值对不上，原来是255的部分错成251了，就是这么一回事。望达人指点一下！谢谢！

仙猫

原帖由 xyw 于 2007-11-23 9:34:00 发表 ... 采样时钟用的是最后一级模块的输出时钟（即输入时钟经过一定走线延时产生的），采的信号就是输出data_out, ....

仔细烟酒过“最后一级模块的输出时钟”和“输出data_out”的关系吗？俺搅得这里有点可疑。