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TA的资源

一粒金砂(中级)

楼主
 

关于测频闸门时间的问题 [复制链接]

正在做电赛的频率计的题目 采用直接测频法编写了一个测频程序  并且写了testbench进行测试

我在testbench中设定了一个这么一段程序

interger n = 500;


always

begin

  #5000000 n = n+500;

end



always

begin

  #n signalx = ~signalx;

end




目的是得到一组频率会变化的信号 实现得也很好

现在问题来了 如果我的信号变化发生在闸门时间内 那么计数是把变化前的信号和变化后的信号计起来了 最后这一段的频率肯定不准   

求教啊 如果闸门时间内信号发生了变化的话   那如何精准测频啊?
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多次测量取中值最稳妥。  详情 回复 发表于 2015-8-25 15:00
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纯净的硅(中级)

沙发
 
楼主电设怎么样了
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分享铸就美好未来。。。




 
 

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版主

板凳
 
你测频率的程序呢,一起发出来
不知道你说的什么意思,闸门信号是什么玩意
此帖出自FPGA/CPLD论坛
个人签名生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰
 
 
 

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五彩晶圆(初级)

4
 
这个问题描述太简单,很难探讨
此帖出自FPGA/CPLD论坛
 
 
 

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一粒金砂(中级)

5
 
多次测量取中值最稳妥。
此帖出自FPGA/CPLD论坛
个人签名Caffe please.
 
 
 

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