DSP+CPLD下载程序失败

zhaironghui

DSP+CPLD下载程序失败 [复制链接]

自己做的一块板子，（CPLD 和 DSP 上电后有引脚连接在一起）
1.当只向其中一块芯片下载程序时能成功。（比如向DSP下载程序（CPLD 不下载程序），或向 CPLD 下载程序（DSP 不下载程序）时能成功。
2.向 CPLD 和 DSP 两者都下载程序时，无论下载顺序怎样，后下载的都不成功。
求教

ltbytyn

CPLD程序写过后，拆掉CPLD的晶振，再给DSP写。写完DSP补上CPLD晶振

zhaironghui

ltbytyn 发表于 2015-7-28 17:10
CPLD程序写过后，拆掉CPLD的晶振，再给DSP写。写完DSP补上CPLD晶振

谢谢版主，究竟是什么原因导致的呢？因为我要让 CPLD 和 DSP 通过 SPI 进行通信，这样对于调试不方便吧

ltbytyn

zhaironghui 发表于 2015-7-28 17:16
谢谢版主，究竟是什么原因导致的呢？因为我要让 CPLD 和 DSP 通过 SPI 进行通信，这样对于调试不方便吧

不知道，DSP和CPLD之间连接，没法判断

zhaironghui

ltbytyn 发表于 2015-7-28 17:28
不知道，DSP和CPLD之间连接，没法判断

奥，谢谢，那这样的话，调试的时候要把 DSP 中的程序固化吧？

elvike

我现在用dsp跟FPGA，怎么烧都可以，一定是你的复位或者时钟电路有问题

zhaironghui

elvike 发表于 2015-7-28 17:53
我现在用dsp跟FPGA，怎么烧都可以，一定是你的复位或者时钟电路有问题

第一次用CPLD，设计的时候，没留出 Reset 按键。时钟的话很好，很稳定。

zhaironghui

补充一下：刚才我借了一块别人买的 DSP+CPLD 的开发板，多测试了几遍，先下载 CPLD ，后下载 DSP 两个芯片都能下载成功。

白丁

最好把电路图贴出来，下载用到的pin看下是不是相互之间有影响

zhaironghui

白丁 发表于 2015-7-28 21:48
最好把电路图贴出来，下载用到的pin看下是不是相互之间有影响

好的，一急给忘了

zhaironghui

怎么没人了呢？

zhaironghui

先向 CPLD 下载程序，然后连接 DSP 并下载程序，CCS 3.3 报错信息如下：

anananjjj

个人觉得没什么道理啊！我一直也是这么用的！先下载谁按道理都不会相互影响啊！毕竟原理图上双方的Jtag接口互不影响，你的CPLD的DEV_OE和DEV_CLRn引脚有做处理吗?或者是你的CPLD程序是不是内部配置的某些引脚状态不对？当你烧写完CPLD程序后，你可以先上电测试一下DSP各个引脚的状态，例如供电电源，时钟晶振等等，DSP JTAG连不上也可以多手动复位几次

zhaironghui

anananjjj 发表于 2015-8-5 21:09
个人觉得没什么道理啊！我一直也是这么用的！先下载谁按道理都不会相互影响啊！毕竟原理图上双方的Jtag接口 ...

谢谢你的关注，我 CPLD 上的 DEV_OE 和 DEV_CLRn 引脚未作处理，CPLD 内部引脚方向配置的也都对，我现在去测一下 CPLD 下载程序前后 DSP 各引脚状态的变化。

zhaironghui

是不是CPLD 上的 DEV_OE 和 DEV_CLRn 引脚未作处理导致的呢？

anananjjj

zhaironghui 发表于 2015-8-6 09:31
是不是CPLD 上的 DEV_OE 和 DEV_CLRn 引脚未作处理导致的呢？

我一般都是接上拉电阻的，

zhaironghui

anananjjj 发表于 2015-8-6 18:19
我一般都是接上拉电阻的，

上拉电阻接到 3.3V？多大呢？
我发现把代码下载到 CPLD 后，再去测这两个引脚默认都是低电平。

anananjjj

zhaironghui 发表于 2015-8-6 19:14
上拉电阻接到 3.3V？多大呢？
我发现把代码下载到 CPLD 后，再去测这两个引脚默认都是低电平。

对！上拉到3.3v,或者在CPLD中设置成三态状态！

zhaironghui

anananjjj 发表于 2015-8-6 20:35
对！上拉到3.3v,或者在CPLD中设置成三态状态！

好的，谢谢你啊

zhaironghui

更新：
终于在大神好朋友的帮助下，找到了最终的原因。------PCB 上的两根导线距离太近。
一根是 AD 的时钟线，一根是 DSP 的 JTAG 的下载线 TMS 。
时钟线干扰了 DSP 程序的下载。将它割断了，就可以了。