关于PAL输出显示的问题

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关于PAL输出显示的问题 [复制链接]

对于50Hz的模拟视频经过模数转换进入FPGA，加上一些算法后控制输出，现在由于某些原因我没办法保证我的输入视频是严格的20ms一个周期，但是这个误差不是很大，肯定不会影响最后PAL输出的有效数据，只是会影响消隐信号的长度，现在有什么办法能让它显示的效果好一点吗？  现在的现象是如果差的稍微大一点图像就会有一些抖动。





不知道我的描述清不清楚。。谢谢

电子微创意

不知道你的视频是怎么处理的，PAL要求20ms的长周期最好保证，消隐不够也会导致抖动，所以还是要保证PAL时序的完整性。至于你处理的话如果是延时导致的还是要进行同步的.

chunyang

图像信号必须保证严格的频率精度及同步，信号源做不到则由你自己生成，掉帧可用前帧信息代替，这样只会发生图像暂停而绝不会抖动。

dontium

“50Hz的模拟视频”，按标准的，它应该有同步信号，把同频信号提取后使用，这样可不用保证“严格的20ms”

3008202060

chunyang 发表于 2015-6-26 18:36
图像信号必须保证严格的频率精度及同步，信号源做不到则由你自己生成，掉帧可用前帧信息代替，这样只会发生 ...

关键是我生成的行场同步信号是和上一级的外同步有一个固定的关系，因为我是FPGA生成的信号，信号质量有保障，上一级就不好说了，我现在就是尽量给它一个比较宽的限制。

3008202060

dontium 发表于 2015-6-27 22:57
“50Hz的模拟视频”，按标准的，它应该有同步信号，把同频信号提取后使用，这样可不用保证“严格的20ms”

这个 同步信号本身就是我FPGA逻辑自己生成的，但是就是不能保障同步信号的周期固定。。 我就是看看能不能单纯通过调整消隐信号的长度来改善

chunyang

3008202060 发表于 2015-6-28 20:55
关键是我生成的行场同步信号是和上一级的外同步有一个固定的关系，因为我是FPGA生成的信号，信号质量有保 ...

既然有数字化的过程，那么信号应该全部重新生成，跟前级信号已无关，否则要FPGA介入有何意义？

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楼主，你这个问题解决怎么样了，
方便的话把 FPGA 前后的图像输入输出花一下，
记得要有时钟，和同期信号，还有数据流奥