功能仿真正确，下载后不对，为什么呀？

pinggougou

功能仿真正确，下载后不对，为什么呀？ [复制链接]

我遇到过好几次这种状况啦，用modelsim功能仿真没问题，程序也不复杂，但是烧写到板子后，功能就不能实现啦！
这是什么愿意呢？？
@00750

lelee007

原因太多了，今天在客户那定位了一个让哥很无语的问题，工程师把SPI_SI接在CPLD上，然后还在CPLD上给该管脚上连了一个信号，但是这个信号到CPLD内部之后悬空，然后发现CPLD的逻辑有时改一下，DSP的SPI通过CPLD译码片选之后就不能正常读写外部器件

ljj3166

最简单的，管脚分配对了没

00750

你用modelsim做功能仿真时覆盖全了吗？另外，有没有做后仿？也有可能是时序问题啊！

pinggougou

00750 发表于 2015-5-13 08:53
你用modelsim做功能仿真时覆盖全了吗？另外，有没有做后仿？也有可能是时序问题啊！

没有做后仿！

因为以前做后仿，总是做不对，但烧进去可以实现功能，所以就不再做后仿啦。

我做的是串口收发数据功能，用actel内部ram。单纯的串口收发是对的，然后加上ram和控制逻辑，功能仿真也是对的，可下到板子上，输进去相同的数据，就不对啦。但是，我用示波器接到出口处，看输出波形，也是需要的数据啊，可是用串口调试助手接收，结果却是错的……

00750

pinggougou 发表于 2015-5-13 21:15
没有做后仿！

因为以前做后仿，总是做不对，但烧进去可以实现功能，所以就不再做后仿啦。

我做的是串口收发数据功能，用actel内部ram。单纯的串口收发是对的，然后加上ram和控制逻辑，功能仿真也是对的，可下到板子上，输进去相同的数据，就不对啦。但是，我用示波器接到出口处，看输出波形，也是需要的数据啊，可是用串口调试助手接收，结果却是错的……

如果拿示波器看出口处的波形正常，那就不是FPGA的问题了。 感觉你的描述前后有点矛盾呢？

ienglgge

我用示波器接到出口处，看输出波形，串口助手有接收到正确数据的时候吧，看看错误时，波形和正确时有什么区别。

pinggougou

00750 发表于 2015-5-13 21:37
如果拿示波器看出口处的波形正常，那就不是FPGA的问题了。 感觉你的描述前后有点矛盾呢？

就是单纯的串口收发，收到即转发，能够实现功能。

然后我加上ram和控制逻辑，先收十个数放进ram里，然后收满后，立即发出。譬如，我用串口调试助手先发给fpga十个十六进制“11”，然后fpga会立即反馈回来，应该是十个“11”，可是收到的数，却是前两个是“11”，后面八个就 乱起八糟啦%

00750

pinggougou 发表于 2015-5-13 22:59
就是单纯的串口收发，收到即转发，能够实现功能。

然后我加上ram和控制逻辑，先收十个数放进ram里，然后收满后，立即发出。譬如，我用串口调试助手先发给fpga十个十六进制“11”，然后fpga会立即反馈回来，应该是十个“11”，可是收到的数，却是前两个是“11”，后面八个就 乱起八糟啦%

你不是说用示波器看出口的码流是正确的吗？还是说用示波器看出口码流也是只有前两个是11？如果用示波器看到的码流与串口调试助手上看到的是一样的，那么就说明是你内部双口RAM处现上有问题了。