各位看看这段testbench有什么问题

pbabca

各位看看这段testbench有什么问题 [复制链接]

程序是为了在CLKin输出一个时钟信号，但是仿真发现信号全是红线。赋初值，包括直接赋值都不能改变输出。全是红线。

LIBRARY ieee  ;

USE ieee.std_logic_1164.all  ;

ENTITY dtirger_tb  IS

END ;



ARCHITECTURE dtirger_tb_arch OF dtirger_tb IS



  COMPONENT Dtirger  

    PORT (

      CLKin  : in Std_Logic ;

      CLKout  : buffer Std_Logic );

  END COMPONENT ;

  SIGNAL CLKin   :  Std_Logic:='0'  ;

  CONSTANT CLKperiod=20ns;

BEGIN

  DUT  : Dtirger  

    PORT MAP (

      CLKin   => CLKin  ) ;

PROCESS

BEGIN

      CLKin  <= NOT CLKin AFTER CLKperiod/2;

END PROCESS;



END ;

pbabca

小弟在尝试仿真，想从简单的做起，学习下testbench怎么写，那个可恶的表情符号是 : time :

chenzhufly

VHDL的  看不懂 等大神出现

pbabca

！！！