verilog编译问题

Maxwell_CZH

verilog编译问题 [复制链接]

我昨天关电脑之前程序能正常编译，但是今天早上再次打开就不行了，有图示错误，查看了一下具体报告如图，这是什么原因造成的；之前我也遇到过类似情况，是我的程序有bug吗？C:/Users/Maxwell-CZH/Desktop/spi_fig/3C:/Users/Maxwell-CZH/Desktop/spi_fig/4

Maxwell_CZH

================The following additional information is provided to help identify the cause of error while running nativelink scripts=================
Nativelink TCL script failed with errorCode:  1
Nativelink TCL script failed with errorInfo:  1
    invoked from within
"if ![qmap_successfully_completed] {
        nl_postmsg error "Error: Run Analysis and Elaboration successfully before starting RTL NativeLink Simulation"..."
    (procedure "run_eda_simulation_tool" line 231)
    invoked from within
"run_eda_simulation_tool eda_opts_hash"

chenzhufly

是不是勾了什么选项 感觉像是仿真软件之类的

Maxwell_CZH

chenzhufly 发表于 2015-1-27 09:59
是不是勾了什么选项 感觉像是仿真软件之类的

搞了半天原来是一个标点符号的原因，谢谢！

chenzhufly

恩 恩 有的时候随手敲了 自己也没注意

Maxwell_CZH

chenzhufly 发表于 2015-1-27 10:32
恩 恩 有的时候随手敲了 自己也没注意

还有个问题，在仿真时我的case语句已经满足了条件，但就是不执行相应的程序。比如：case(cstate)
                                IDLE: if(spi_wr_rdy && enable_r)
                                                        begin
                                                                cstate<=WR_S1;
                                                                cmd<=2'b10;
                                                        end
                                                else                                                       
                                                        begin
                                                                cstate<=IDLE;
                                                                cmd<=2'b11;
                                                        end
                                WR_S1: if(fullflag)                                     //寄存器存满，等待移位寄存器取数传输
                                                        begin
                                                                cstate<=WR_S2;
                                                                cmd<=2'b01;
                                                        end
                                                 else
                                                        begin
                                                                cstate<=WR_S1;
                                                                cmd<=2'b10;
                                                        end
仿真结果cmd一直处于st1状态，就是没有11，10出现。难道输出只能是驱动能力的区别而不能输出11，10这样的吗？